JPH0744399A - 割込制御回路 - Google Patents
割込制御回路Info
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- JPH0744399A JPH0744399A JP18777593A JP18777593A JPH0744399A JP H0744399 A JPH0744399 A JP H0744399A JP 18777593 A JP18777593 A JP 18777593A JP 18777593 A JP18777593 A JP 18777593A JP H0744399 A JPH0744399 A JP H0744399A
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Abstract
(57)【要約】
【目的】 頻度の高い割込みを処理でき、いずれから割
込入力がなされたかを知ることができ、簡単な構成でク
リアできる割込制御回路を提供する。 【構成】 割込パルスの立上りエッジをエッジ検出回路
111 が検出する。マスク回路201 がマスクを解除してい
る場合には、オア回路211 を介してＣＰＵに割込信号を
出力する。ＣＰＵが読込信号１を発生して第２のバッフ
ァ回路221 が割込み要因を読み込む間は、ホールド回路
181 はデータをホールドする。ホールド出力がＨレベル
出力の場合には、アンド回路131 およびオア回路141 を
介して、エッジ検出回路111 の出力をＬレベル出力にク
リアする。エッジ検出回路111 をクリアしても、第２の
バッファ回路221 の出力をホールド回路181 により保持
するため、読込信号１がＨレベル出力になり第２のバッ
ファ回路221 をクリアするまで安定する。
込入力がなされたかを知ることができ、簡単な構成でク
リアできる割込制御回路を提供する。 【構成】 割込パルスの立上りエッジをエッジ検出回路
111 が検出する。マスク回路201 がマスクを解除してい
る場合には、オア回路211 を介してＣＰＵに割込信号を
出力する。ＣＰＵが読込信号１を発生して第２のバッフ
ァ回路221 が割込み要因を読み込む間は、ホールド回路
181 はデータをホールドする。ホールド出力がＨレベル
出力の場合には、アンド回路131 およびオア回路141 を
介して、エッジ検出回路111 の出力をＬレベル出力にク
リアする。エッジ検出回路111 をクリアしても、第２の
バッファ回路221 の出力をホールド回路181 により保持
するため、読込信号１がＨレベル出力になり第２のバッ
ファ回路221 をクリアするまで安定する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータプログラ
ム処理実行中における割込み処理に用いられる割込制御
回路に関する。
ム処理実行中における割込み処理に用いられる割込制御
回路に関する。
【０００２】
【従来の技術】従来、複雑な割込み処理等を要求される
メカトロニクス分野では、たとえば図３に示す構成の割
込制御回路が用いられている。
メカトロニクス分野では、たとえば図３に示す構成の割
込制御回路が用いられている。
【０００３】この図３に示す従来の割込制御回路は、Ｄ
タイプフリップ・フロップたとえばＬＳ７４（テキサス
インスツルメンツ製、以下、ＴＩ製と略称する DUAL D
-TYPE FLIP-FLOPS）などにて構成される割込信号の立上
がりあるいは立下がり波形のエッジ（edge）部分を検出
するエッジ検出回路１1 〜１n が並列に接続され、それ
ぞれのクロック端子（CK）には割込入力がなされるよう
になっている。また、これらエッジ検出回路１1 〜１n
のクリア端子（CL）には、アンド（ＡＮＤ）回路として
機能するオア（ＯＲ）回路２の出力端子が接続され、こ
のオア回路２の一方の入力端子には書込信号１が入力さ
れ、他方の入力端子にはリセット信号が入力されるよう
になっている。
タイプフリップ・フロップたとえばＬＳ７４（テキサス
インスツルメンツ製、以下、ＴＩ製と略称する DUAL D
-TYPE FLIP-FLOPS）などにて構成される割込信号の立上
がりあるいは立下がり波形のエッジ（edge）部分を検出
するエッジ検出回路１1 〜１n が並列に接続され、それ
ぞれのクロック端子（CK）には割込入力がなされるよう
になっている。また、これらエッジ検出回路１1 〜１n
のクリア端子（CL）には、アンド（ＡＮＤ）回路として
機能するオア（ＯＲ）回路２の出力端子が接続され、こ
のオア回路２の一方の入力端子には書込信号１が入力さ
れ、他方の入力端子にはリセット信号が入力されるよう
になっている。
【０００４】また、エッジ検出回路１1 〜１n のＱ出力
端子には、それぞれアンド回路からなるマスク回路３1
〜３n の一方の入力端子が接続され、これらマスク回路
３1〜３n の他方の入力端子は、Ｄタイプフリップ・フ
ロップたとえばＬＳ２７３（ＴＩ製 OCTAL D TYPE FLI
P-FLOPS ）にて構成されるラッチ回路４のＱ出力端子に
接続されている。そして、このラッチ回路４のＤ入力端
子は、入力データバスに接続されるとともに、書込信号
２が入力されるようになっている。
端子には、それぞれアンド回路からなるマスク回路３1
〜３n の一方の入力端子が接続され、これらマスク回路
３1〜３n の他方の入力端子は、Ｄタイプフリップ・フ
ロップたとえばＬＳ２７３（ＴＩ製 OCTAL D TYPE FLI
P-FLOPS ）にて構成されるラッチ回路４のＱ出力端子に
接続されている。そして、このラッチ回路４のＤ入力端
子は、入力データバスに接続されるとともに、書込信号
２が入力されるようになっている。
【０００５】さらに、マスク回路３1 〜３n の出力端子
は、それぞれオア回路５に接続されるとともに、バッフ
ァ回路たとえばＬＳ２４４（ＴＩ製 OCTAL BUFFERS ）
にて構成されるバッファ回路６のＡ入力端子に接続され
ている。そして、バッファ回路６の入力端子には読込信
号が入力されるようになっているとともに、Ｙ出力端子
には出力データバスが接続されている。
は、それぞれオア回路５に接続されるとともに、バッフ
ァ回路たとえばＬＳ２４４（ＴＩ製 OCTAL BUFFERS ）
にて構成されるバッファ回路６のＡ入力端子に接続され
ている。そして、バッファ回路６の入力端子には読込信
号が入力されるようになっているとともに、Ｙ出力端子
には出力データバスが接続されている。
【０００６】また、オア回路５の出力端子から、図示し
ないＣＰＵに割込信号を出力するようになっている。
ないＣＰＵに割込信号を出力するようになっている。
【０００７】そして、いずれかのエッジ検出回路１1 〜
１n のクロック端子（CK）に、割込入力１〜ｎが入力さ
れて立上り波形のエッジが発生すると、該当するエッジ
検出回路１1 〜１n のＱ出力端子からの出力がＨレベル
となる。
１n のクロック端子（CK）に、割込入力１〜ｎが入力さ
れて立上り波形のエッジが発生すると、該当するエッジ
検出回路１1 〜１n のＱ出力端子からの出力がＨレベル
となる。
【０００８】なお、あらかじめラッチ回路４に入力デー
タバスから入力がなされるとともに、書込信号２とによ
って出力されるラッチ回路４のＱ端子出力のうち、マス
ク回路３1 〜３n への入力信号がＨレベルの場合、すな
わちマスク回路３1 〜３n の割込みのマスクが解除され
た状態では、いずれかのマスク回路３1 〜３n 出力がＨ
レベルとなり、オア回路５を通って割込信号がＨレベル
となりＣＰＵに対して割込みが通知される。
タバスから入力がなされるとともに、書込信号２とによ
って出力されるラッチ回路４のＱ端子出力のうち、マス
ク回路３1 〜３n への入力信号がＨレベルの場合、すな
わちマスク回路３1 〜３n の割込みのマスクが解除され
た状態では、いずれかのマスク回路３1 〜３n 出力がＨ
レベルとなり、オア回路５を通って割込信号がＨレベル
となりＣＰＵに対して割込みが通知される。
【０００９】そして、ＣＰＵは割込みを受信すると読込
信号を発生し、バッファ回路６を開いて出力データバス
に信号を出力する。その後、エッジ検出回路１1 〜１n
のどれがＨレベルにあるかによってその割込入力信号の
発生源を知ることができる。
信号を発生し、バッファ回路６を開いて出力データバス
に信号を出力する。その後、エッジ検出回路１1 〜１n
のどれがＨレベルにあるかによってその割込入力信号の
発生源を知ることができる。
【００１０】つぎに、ＣＰＵは書込信号１を発生して全
てのエッジ検出回路１1 〜１n をクリアし、次の割込入
力信号の発生を待つ。
てのエッジ検出回路１1 〜１n をクリアし、次の割込入
力信号の発生を待つ。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
図３に示す割込制御回路では、ＣＰＵがバッファ回路６
の出力を開いて割込み要因を知ってから、割込入力１〜
ｎがなされたエッジ検出回路１1 〜１n をクリアするま
での間に発生した割込入力１〜ｎは受け付けられず、マ
スク回路３1 〜３n によってマスクされた割込入力１〜
ｎのデータを知ることができない。
図３に示す割込制御回路では、ＣＰＵがバッファ回路６
の出力を開いて割込み要因を知ってから、割込入力１〜
ｎがなされたエッジ検出回路１1 〜１n をクリアするま
での間に発生した割込入力１〜ｎは受け付けられず、マ
スク回路３1 〜３n によってマスクされた割込入力１〜
ｎのデータを知ることができない。
【００１２】また、エッジ検出回路１1 〜１n のクリア
を一括して行なうために、必要なデータの一部が消えて
しまう問題を有している。
を一括して行なうために、必要なデータの一部が消えて
しまう問題を有している。
【００１３】本発明は、上記問題点に鑑みなされたもの
で、頻度の高い割込入力を処理することができるととも
に、いずれから割込入力がなされたかを知ることがで
き、簡単な構成でクリアできる割込制御回路を提供する
ことを目的とする。
で、頻度の高い割込入力を処理することができるととも
に、いずれから割込入力がなされたかを知ることがで
き、簡単な構成でクリアできる割込制御回路を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】本発明の割込制御回路
は、コンピュータプログラム処理実行中における割込入
力信号の発生を検出して所定の割込み処理プログラムを
実行するように制御する割込制御回路において、割込入
力線が接続され割込入力波形のエッジを検出するととも
にそれぞれ並設されリセット可能な複数のエッジ検出回
路と、これらエッジ検出回路の出力をＣＰＵのバス上に
出力する第１のバッファ回路と、前記エッジ検出回路に
それぞれ対応して設けられ前記エッジ検出回路の出力状
態をそれぞれホールドするホールド回路と、このホール
ド回路から出力がなされている場合のみ対応する前記エ
ッジ検出回路のリセットを可能にするゲート回路と、前
記ホールド回路にそれぞれ対応して設けられ前記ホール
ド回路の出力をマスクするマスク回路と、これらマスク
回路からの出力を前記バス上に出力する第２のバッファ
回路と、前記いずれかのマスク回路から出力がなされる
と割込信号を出力するオア回路とを具備したものであ
る。
は、コンピュータプログラム処理実行中における割込入
力信号の発生を検出して所定の割込み処理プログラムを
実行するように制御する割込制御回路において、割込入
力線が接続され割込入力波形のエッジを検出するととも
にそれぞれ並設されリセット可能な複数のエッジ検出回
路と、これらエッジ検出回路の出力をＣＰＵのバス上に
出力する第１のバッファ回路と、前記エッジ検出回路に
それぞれ対応して設けられ前記エッジ検出回路の出力状
態をそれぞれホールドするホールド回路と、このホール
ド回路から出力がなされている場合のみ対応する前記エ
ッジ検出回路のリセットを可能にするゲート回路と、前
記ホールド回路にそれぞれ対応して設けられ前記ホール
ド回路の出力をマスクするマスク回路と、これらマスク
回路からの出力を前記バス上に出力する第２のバッファ
回路と、前記いずれかのマスク回路から出力がなされる
と割込信号を出力するオア回路とを具備したものであ
る。
【００１５】
【作用】本発明のコンピュータプログラム処理実行中に
発生した割込入力を実行するための割込制御回路は、エ
ッジ検出回路で割込入力信号における信号の変化点とな
るエッジを検出し、この検出出力を保持して第１のバッ
ファ回路でＣＰＵのバス上に出力するとともに、ホール
ド回路でエッジ検出回路の出力状態をそれぞれホールド
し、ホールド回路から出力がなされている場合のみ対応
するエッジ検出回路をゲート回路でリセットを可能にす
るとともに、ホールド回路の出力をマスク回路でマスク
し、マスク回路からの出力を第２のバッファ回路でＣＰ
Ｕのバス上に出力し、オア回路でいずれかのマスク回路
から出力がなされると割込信号を出力するため、割込入
力であるエッジを検出したエッジ検出回路を知ることが
でき、また、ホールド回路の出力によりゲート回路でエ
ッジ検出回路のクリアを行なうので、別個のリセット回
路は不要になる。
発生した割込入力を実行するための割込制御回路は、エ
ッジ検出回路で割込入力信号における信号の変化点とな
るエッジを検出し、この検出出力を保持して第１のバッ
ファ回路でＣＰＵのバス上に出力するとともに、ホール
ド回路でエッジ検出回路の出力状態をそれぞれホールド
し、ホールド回路から出力がなされている場合のみ対応
するエッジ検出回路をゲート回路でリセットを可能にす
るとともに、ホールド回路の出力をマスク回路でマスク
し、マスク回路からの出力を第２のバッファ回路でＣＰ
Ｕのバス上に出力し、オア回路でいずれかのマスク回路
から出力がなされると割込信号を出力するため、割込入
力であるエッジを検出したエッジ検出回路を知ることが
でき、また、ホールド回路の出力によりゲート回路でエ
ッジ検出回路のクリアを行なうので、別個のリセット回
路は不要になる。
【００１６】
【実施例】以下、本発明の割込制御回路の一実施例を図
面を参照して説明する。
面を参照して説明する。
【００１７】図１に示すように、Ｄタイプフリップ・フ
ロップたとえばＬＳ７４などを用いて構成される割込入
力信号の立上がりあるいは立下がり波形のエッジを検出
するエッジ検出回路111 が設けられ、このエッジ検出回
路111 を並列にエッジ検出回路11n が複数接続され、そ
れぞれのクロック端子（CK）には割込入力１〜ｎがなさ
れるようになっている。
ロップたとえばＬＳ７４などを用いて構成される割込入
力信号の立上がりあるいは立下がり波形のエッジを検出
するエッジ検出回路111 が設けられ、このエッジ検出回
路111 を並列にエッジ検出回路11n が複数接続され、そ
れぞれのクロック端子（CK）には割込入力１〜ｎがなさ
れるようになっている。
【００１８】また、これらエッジ検出回路111 のクリア
端子（CL）には、それぞれゲート回路121 を構成するア
ンド回路131 およびオア回路141 が接続されている。そ
して、このオア回路141 の一方の入力端子にはリセット
信号が入力され、他方の入力端子にはアンド回路151 の
出力端子が接続されている。さらに、アンド回路151の
一方の入力端子は入力データバスに接続され、他方の入
力端子はインバータ回路161 を介して書込信号２が入力
されるようになっている。また、入力データバスは、Ｄ
タイプフリップ・フロップたとえばＬＳ２７３にて構成
されるラッチ回路171 のＤ入力端子に接続され、クロッ
ク端子（CL）には書込信号１が入力されるようになって
いる。
端子（CL）には、それぞれゲート回路121 を構成するア
ンド回路131 およびオア回路141 が接続されている。そ
して、このオア回路141 の一方の入力端子にはリセット
信号が入力され、他方の入力端子にはアンド回路151 の
出力端子が接続されている。さらに、アンド回路151の
一方の入力端子は入力データバスに接続され、他方の入
力端子はインバータ回路161 を介して書込信号２が入力
されるようになっている。また、入力データバスは、Ｄ
タイプフリップ・フロップたとえばＬＳ２７３にて構成
されるラッチ回路171 のＤ入力端子に接続され、クロッ
ク端子（CL）には書込信号１が入力されるようになって
いる。
【００１９】そして、エッジ検出回路111 のＱ出力端子
は、このエッジ検出回路111 の出力をホールドするとと
もに通常はバッファとしての機能を有するたとえばＤタ
イプラッチＬＳ３７３（ＴＩ製 OCTAL LATCHES ）など
にて構成されるホールド回路181 のＤ入力端子に接続さ
れるとともに、バッファたとえばＬＳ２４４を用いて構
成される第１のバッファ回路191 のＡ入力端子に接続さ
れ、この第１のバッファ回路191 のＹ出力端子は、出力
データバスが接続されている。さらに、この第１のバッ
ファ回路191 の入力端子には読込信号２が入力されるよ
うになっている。
は、このエッジ検出回路111 の出力をホールドするとと
もに通常はバッファとしての機能を有するたとえばＤタ
イプラッチＬＳ３７３（ＴＩ製 OCTAL LATCHES ）など
にて構成されるホールド回路181 のＤ入力端子に接続さ
れるとともに、バッファたとえばＬＳ２４４を用いて構
成される第１のバッファ回路191 のＡ入力端子に接続さ
れ、この第１のバッファ回路191 のＹ出力端子は、出力
データバスが接続されている。さらに、この第１のバッ
ファ回路191 の入力端子には読込信号２が入力されるよ
うになっている。
【００２０】また、ホールド回路181 のＱ出力端子は、
アンド回路にて構成されるマスク回路201 の一方の入力
端子に接続され、他方の入力端子はラッチ回路171 のＱ
出力端子に接続されている。
アンド回路にて構成されるマスク回路201 の一方の入力
端子に接続され、他方の入力端子はラッチ回路171 のＱ
出力端子に接続されている。
【００２１】さらに、マスク回路201 の出力端子は、ア
ンド回路131 の入力端子、オア回路211 の入力端子に接
続されるとともに、バッファたとえばＬＳ２４４を用い
て構成される第２のバッファ回路221 のＡ入力端子に接
続されている。そして、第２のバッファ回路221 の出力
端子は図示しないＣＰＵに接続され、割込信号を出力
し、入力端子には読込信号１が入力されるようになって
いるとともに、この読込信号１はインバータ回路231 を
介してホールド回路181 のクロック端子（CK）に入力さ
れるとともに、アンド回路131 の入力端子に接続されて
いる。
ンド回路131 の入力端子、オア回路211 の入力端子に接
続されるとともに、バッファたとえばＬＳ２４４を用い
て構成される第２のバッファ回路221 のＡ入力端子に接
続されている。そして、第２のバッファ回路221 の出力
端子は図示しないＣＰＵに接続され、割込信号を出力
し、入力端子には読込信号１が入力されるようになって
いるとともに、この読込信号１はインバータ回路231 を
介してホールド回路181 のクロック端子（CK）に入力さ
れるとともに、アンド回路131 の入力端子に接続されて
いる。
【００２２】次に、上記実施例の動作について図２に示
すタイミングチャートを参照して説明する。
すタイミングチャートを参照して説明する。
【００２３】まず、割込入力１に割込パルスが生じてエ
ッジ検出回路111 に入力されると、この割込パルスの立
上り波形のエッジをエッジ検出回路111 が検出する。そ
して、マスク回路201 によるマスクが解除されている場
合には、オア回路211 を介して図示しないＣＰＵに割込
信号が出力される。さらに、第１のバッファ回路191を
介して、出力データバスに出力される。
ッジ検出回路111 に入力されると、この割込パルスの立
上り波形のエッジをエッジ検出回路111 が検出する。そ
して、マスク回路201 によるマスクが解除されている場
合には、オア回路211 を介して図示しないＣＰＵに割込
信号が出力される。さらに、第１のバッファ回路191を
介して、出力データバスに出力される。
【００２４】また、ＣＰＵが読込信号１を発生して第２
のバッファ回路221 が割込み要因を読み込む間は、ホー
ルド回路181 はデータをホールドする。そして、データ
をホールドすると同時に、そのホールド出力がＨレベル
出力の場合には、アンド回路131 およびオア回路141 を
介して、エッジ検出回路111 の出力がＨレベル出力から
Ｌレベル出力にクリアされる。なお、エッジ検出回路11
1 はクリアされても、第２のバッファ回路221 の出力は
ホールド回路181 により保持されるため、読込信号１が
Ｈレベル出力になり第２のバッファ回路221 をクリアす
るまで安定となる。
のバッファ回路221 が割込み要因を読み込む間は、ホー
ルド回路181 はデータをホールドする。そして、データ
をホールドすると同時に、そのホールド出力がＨレベル
出力の場合には、アンド回路131 およびオア回路141 を
介して、エッジ検出回路111 の出力がＨレベル出力から
Ｌレベル出力にクリアされる。なお、エッジ検出回路11
1 はクリアされても、第２のバッファ回路221 の出力は
ホールド回路181 により保持されるため、読込信号１が
Ｈレベル出力になり第２のバッファ回路221 をクリアす
るまで安定となる。
【００２５】一方、エッジ検出回路111 の出力がＬレベ
ル出力の場合には、読込信号１がＬレベル出力となって
も、エッジ検出回路111 へのクリアがアクティブとなら
ないため、読込信号１がＬレベル出力の間に割込入力１
に割込みパルスが生じ、エッジ検出回路111 が立上りエ
ッジを検出してもこのエッジ検出回路111 はクリアされ
ないで、Ｑ出力端子はＨレベル出力に保持される。な
お、読込信号１がＨレベル出力となると同時にホールド
回路181 の出力はＨレベル出力となる。
ル出力の場合には、読込信号１がＬレベル出力となって
も、エッジ検出回路111 へのクリアがアクティブとなら
ないため、読込信号１がＬレベル出力の間に割込入力１
に割込みパルスが生じ、エッジ検出回路111 が立上りエ
ッジを検出してもこのエッジ検出回路111 はクリアされ
ないで、Ｑ出力端子はＨレベル出力に保持される。な
お、読込信号１がＨレベル出力となると同時にホールド
回路181 の出力はＨレベル出力となる。
【００２６】また、第１のバッファ回路191 により、ラ
ッチ回路171 に設定されたマスクの状態によらずに、エ
ッジ検出回路111 の出力を知ることができる。
ッチ回路171 に設定されたマスクの状態によらずに、エ
ッジ検出回路111 の出力を知ることができる。
【００２７】さらに、入力データ・バスおよび書込信号
２を制御することにより、アンド回路151 およびオア回
路141 を介して、エッジ検出回路111 を各々独立してク
リアすることもできる。
２を制御することにより、アンド回路151 およびオア回
路141 を介して、エッジ検出回路111 を各々独立してク
リアすることもできる。
【００２８】上記実施例によれば、エッジ検出回路111
で割込入力１波形のエッジの検出をした後にホールド回
路181 で出力をホールドするので、頻度の高く発生する
割込みをもれなくとらえることができる。
で割込入力１波形のエッジの検出をした後にホールド回
路181 で出力をホールドするので、頻度の高く発生する
割込みをもれなくとらえることができる。
【００２９】また、ＣＰＵからの読込信号１がインバー
タ回路231 、アンド回路131 およびオア回路141 を介し
てエッジ検出回路111 をクリアできるので、処理が高速
になる。
タ回路231 、アンド回路131 およびオア回路141 を介し
てエッジ検出回路111 をクリアできるので、処理が高速
になる。
【００３０】さらに、割込みがマスクされた状態でも、
第１のバッファ回路191 により割込入力の発生状態を知
ることができる。また、独立して割込みがあったエッジ
検出回路111 をクリアできるため、ハード的な割込みに
よらず、ソフト的なポーリング処理による割込み要因処
理が可能なため、必要に応じて使い分けることにより、
全体処理の高速化を図ることができる。なお、ハード割
込みの場合は、割込みドライバタスクを介するのでオー
バヘッドが増える。そして、ソフトポーリングの場合
は、ＣＰＵのパワーを常に消費するので、割込みがバー
スト的に発生する場合には、ハード割込みおよびソフト
割込みの両方を切換えて使い分けられるのが望ましい。
第１のバッファ回路191 により割込入力の発生状態を知
ることができる。また、独立して割込みがあったエッジ
検出回路111 をクリアできるため、ハード的な割込みに
よらず、ソフト的なポーリング処理による割込み要因処
理が可能なため、必要に応じて使い分けることにより、
全体処理の高速化を図ることができる。なお、ハード割
込みの場合は、割込みドライバタスクを介するのでオー
バヘッドが増える。そして、ソフトポーリングの場合
は、ＣＰＵのパワーを常に消費するので、割込みがバー
スト的に発生する場合には、ハード割込みおよびソフト
割込みの両方を切換えて使い分けられるのが望ましい。
【００３１】
【発明の効果】本発明の割込制御回路によれば、エッジ
検出回路でエッジを検出して、第１のバッファ回路でバ
ス上に出力するため、マスク回路で割込みがマスクされ
ていても第１のバッファ回路によりいずれから割込みが
なされたかを知ることができるとともに、ホールド回路
から出力がなされている場合のみ対応するエッジ検出回
路をホールド回路の出力に基づきゲート回路でクリアす
るので、頻度の高い割込みを処理できるとともに、別個
のリセット回路が不要になり回路構成を簡略化できる。
検出回路でエッジを検出して、第１のバッファ回路でバ
ス上に出力するため、マスク回路で割込みがマスクされ
ていても第１のバッファ回路によりいずれから割込みが
なされたかを知ることができるとともに、ホールド回路
から出力がなされている場合のみ対応するエッジ検出回
路をホールド回路の出力に基づきゲート回路でクリアす
るので、頻度の高い割込みを処理できるとともに、別個
のリセット回路が不要になり回路構成を簡略化できる。
【図１】本発明の割込制御回路の一実施例を示す回路図
である。
である。
【図２】同上動作を示すタイミングチャートである。
【図３】従来例の割込制御回路を示す回路図である。
111 エッジ検出回路 121 ゲート回路 141 オア回路 181 ホールド回路 191 第１のバッファ回路 201 マスク回路 221 第２のバッファ回路
Claims (1)
- 【請求項１】 コンピュータプログラム処理実行中にお
ける割込入力信号の発生を検出して所定の割込み処理プ
ログラムを実行するように制御する割込制御回路におい
て、 割込入力線が接続され割込入力波形のエッジを検出する
とともにそれぞれ並設されリセット可能な複数のエッジ
検出回路と、 これらエッジ検出回路の出力をＣＰＵのバス上に出力す
る第１のバッファ回路と、 前記エッジ検出回路にそれぞれ対応して設けられ前記エ
ッジ検出回路の出力状態をそれぞれホールドするホール
ド回路と、 このホールド回路から出力がなされている場合のみ対応
する前記エッジ検出回路のリセットを可能にするゲート
回路と、 前記ホールド回路にそれぞれ対応して設けられ前記ホー
ルド回路の出力をマスクするマスク回路と、 これらマスク回路からの出力を前記バス上に出力する第
２のバッファ回路と、 前記いずれかのマスク回路から出力がなされると割込信
号を出力するオア回路とを具備したことを特徴とする割
込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18777593A JPH0744399A (ja) | 1993-07-29 | 1993-07-29 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18777593A JPH0744399A (ja) | 1993-07-29 | 1993-07-29 | 割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744399A true JPH0744399A (ja) | 1995-02-14 |
Family
ID=16212001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18777593A Pending JPH0744399A (ja) | 1993-07-29 | 1993-07-29 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990029639A (ko) * | 1997-09-09 | 1999-04-26 | 디어터 크리스트, 베르너 뵈켈 | 마이크로 프로세서용 인터럽트 신호를 발생시키기 위한 회로 장치 |
-
1993
- 1993-07-29 JP JP18777593A patent/JPH0744399A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990029639A (ko) * | 1997-09-09 | 1999-04-26 | 디어터 크리스트, 베르너 뵈켈 | 마이크로 프로세서용 인터럽트 신호를 발생시키기 위한 회로 장치 |
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