JPS62180432A - シグナルプロセサ障害検出回路 - Google Patents
シグナルプロセサ障害検出回路Info
- Publication number
- JPS62180432A JPS62180432A JP61022667A JP2266786A JPS62180432A JP S62180432 A JPS62180432 A JP S62180432A JP 61022667 A JP61022667 A JP 61022667A JP 2266786 A JP2266786 A JP 2266786A JP S62180432 A JPS62180432 A JP S62180432A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal processor
- processor
- reset
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数台のシグナルプロセサを並列動作させた
ときに使用される障害検出回路に関する。
ときに使用される障害検出回路に関する。
（従来の技術）
従来のシグナルプロセサでは入力信号を受けて処理を開
始し、単位サイクルの処理を終えた後、出力可能である
旨ｔ−表わすフラグを立てて外部に処理が終了したこと
を知らせるだけである。
始し、単位サイクルの処理を終えた後、出力可能である
旨ｔ−表わすフラグを立てて外部に処理が終了したこと
を知らせるだけである。
（発明が解決しようとする問題点）
上述した従来のシグナルプロセサ障害検出回路は、内部
でどのように処理が進行しているかは一切外部からうか
がい知れない。したかって、複数のシグナルプロセサを
並列に動作嘔せているときには障害の発生したシグナル
プロセサを確立することができないという欠点がある。
でどのように処理が進行しているかは一切外部からうか
がい知れない。したかって、複数のシグナルプロセサを
並列に動作嘔せているときには障害の発生したシグナル
プロセサを確立することができないという欠点がある。
本発明の目的は、高速の信号処理用マイクロプロセサで
あるシグナルプロセサにおいてアドレス設定のための端
子、ならびにアドレスバス接続用の端子を用意しておき
、Ｎ ＩＩ、’、Ｉ （Ｎ ：正の榮数）のシグナルプ
ロセサを並列動作させたときにアドレスバスで指定され
たアドレスをもつシグナルプロセサと、障害検出用に用
意された（Ｎ＋１）番目のシグナルプロセサとをリセッ
ト信号により同一動作させることによって上記欠点を除
去し、上記両方のシグナルプロセサに同一の動作をさせ
て出力信号を比較して障害を検出できるように構成した
シグナルプロセサ障害検出回路を提供することにある。
あるシグナルプロセサにおいてアドレス設定のための端
子、ならびにアドレスバス接続用の端子を用意しておき
、Ｎ ＩＩ、’、Ｉ （Ｎ ：正の榮数）のシグナルプ
ロセサを並列動作させたときにアドレスバスで指定され
たアドレスをもつシグナルプロセサと、障害検出用に用
意された（Ｎ＋１）番目のシグナルプロセサとをリセッ
ト信号により同一動作させることによって上記欠点を除
去し、上記両方のシグナルプロセサに同一の動作をさせ
て出力信号を比較して障害を検出できるように構成した
シグナルプロセサ障害検出回路を提供することにある。
（問題点を解決するための手段）
本発明によるシグナルプロセサ障害検出回路ハＮ１ｔＩ
Ａ（Ｎ：正の整数）の信号処理用シグナルプロセサと、
（Ｎ＋１）番目の障害検出用７グナルプロセサと、排他
的論理和ゲートとを具備して構成したものである。
Ａ（Ｎ：正の整数）の信号処理用シグナルプロセサと、
（Ｎ＋１）番目の障害検出用７グナルプロセサと、排他
的論理和ゲートとを具備して構成したものである。
Ｎ１固の信号処理用シグナルプロセ＋ｊはアドレス設定
のための端子、およびアドレスバス接続用の端子を備え
、並列処理動作をさせることかできるものである。
のための端子、およびアドレスバス接続用の端子を備え
、並列処理動作をさせることかできるものである。
（Ｎ＋１）番目の障害検出用シグナルプロセサは、リセ
ット信号を使用することによりＮ個のシグナルプロセサ
のうちでアドレスバスによって指定されたアドレスをも
つ１番目（Ｎ〉ｉ〉１：正の整数）のシグナルプロセサ
と同一の動作をさせることができるものである。
ット信号を使用することによりＮ個のシグナルプロセサ
のうちでアドレスバスによって指定されたアドレスをも
つ１番目（Ｎ〉ｉ〉１：正の整数）のシグナルプロセサ
と同一の動作をさせることができるものである。
排他的論理和ゲートは、上記リセット信号にょυ上記ｉ
番目および（Ｎ−１−１）番目のシグナルプロセサに同
一動作ｔｌ−チせたときに得られる出力信号を比較する
ためのものである。
番目および（Ｎ−１−１）番目のシグナルプロセサに同
一動作ｔｌ−チせたときに得られる出力信号を比較する
ためのものである。
（実施例）
次に、図面を参照して本発明の詳細な説明する。
第１図は、本発明によるシグナルプロセサ障害検出回路
の一実施例を示すブロック図である。第１図において、
１〜５はシグナルプロセサ、６は排他的論理和ゲートで
ある。
の一実施例を示すブロック図である。第１図において、
１〜５はシグナルプロセサ、６は排他的論理和ゲートで
ある。
第１図において、シグナルプロセサ１〜４が並列動作し
ているものとする。それぞれのアドレス設定端子３０，
４０．５０．６０にはそれぞｎｏ。
ているものとする。それぞれのアドレス設定端子３０，
４０．５０．６０にはそれぞｎｏ。
１．２．８’ｉｋ入力する。シグナルプロセサ５は障害
検出のために追加したものであり、アドレス設定端子に
はアドレスバス２ｏを入力する。
検出のために追加したものであり、アドレス設定端子に
はアドレスバス２ｏを入力する。
シグナルプロセサｌの障害を検出するには、アドレスバ
ス２０をＯに設定する必要がある。このとき、リセツ１
１号線７０からシグナルプロセサｌおよびシグナルプロ
セサ５だけにリセット信号が入力され、シグナルプロセ
サ２〜４では無視される。
ス２０をＯに設定する必要がある。このとき、リセツ１
１号線７０からシグナルプロセサｌおよびシグナルプロ
セサ５だけにリセット信号が入力され、シグナルプロセ
サ２〜４では無視される。
各シグナルプロセサはリセットされた後、同一人力が入
ってくると同一の信号を出力するように動作する。した
がって、障害検出用に追加したシグナルプロセサ５にシ
グナルプロセサｌと同じ信号を入力し、それぞれの出力
信号ｆｆ１８０．９０上の出力を排他的論理和ゲート６
に入力し、佃号森１００上の出力信号がシグナルプロセ
サｌの出力信号に相当する分だけオールＯであれば、シ
グナルプロセサｌは正常に動作しているものと判定でき
る。
ってくると同一の信号を出力するように動作する。した
がって、障害検出用に追加したシグナルプロセサ５にシ
グナルプロセサｌと同じ信号を入力し、それぞれの出力
信号ｆｆ１８０．９０上の出力を排他的論理和ゲート６
に入力し、佃号森１００上の出力信号がシグナルプロセ
サｌの出力信号に相当する分だけオールＯであれば、シ
グナルプロセサｌは正常に動作しているものと判定でき
る。
他のシグナルプロセサ２〜４の障害検出を行うには、ア
ドレスバス２０をそれぞれ１．２．８に設定して同様の
操作を行えばよい。
ドレスバス２０をそれぞれ１．２．８に設定して同様の
操作を行えばよい。
（発明の効果）
以上説明したように本発明は、Ｎ個のシグナルプロセサ
を並列動作させたときにアドレスバスで指定したアドレ
スをもつシグナルプロセサと障害検出用に用意された（
Ｎ＋１）番目のシグナルプロセサとをリセット信号によ
シ同−動作させることにより障害の検出を簡易な回路構
成で行うことができるという効果がある。
を並列動作させたときにアドレスバスで指定したアドレ
スをもつシグナルプロセサと障害検出用に用意された（
Ｎ＋１）番目のシグナルプロセサとをリセット信号によ
シ同−動作させることにより障害の検出を簡易な回路構
成で行うことができるという効果がある。
したがって、障害検出回路を容易に実現でき、装置にシ
グナルプロセサを組込んだときに有効に障害を検出でき
るという効果がある。
グナルプロセサを組込んだときに有効に障害を検出でき
るという効果がある。
第１図は、本発明によるシグナルプロセサ障害検出回路
の一実施例を示すブロック図である。 １〜５・・・シグナルプロセサ ６・・・排他的論理和ゲート
の一実施例を示すブロック図である。 １〜５・・・シグナルプロセサ ６・・・排他的論理和ゲート
Claims (1)
- アドレス設定のための端子、ならびにアドレスバス接続
用の端子を備え、並列処理動作をさせることができるＮ
個（Ｎ：正の整数）のシグナルプロセサと、リセット信
号を使用することにより前記Ｎ個のシグナルプロセサの
うちでアドレスバスによつて指定されたアドレスをもつ
ｉ番目（Ｎ≧ｉ≧１：正の整数）のシグナルプロセサと
同一の動作をさせることができる障害検出用に備えた（
Ｎ＋１）番目のシグナルプロセサと、前記リセット信号
により前記ｉ番目および前記（Ｎ＋１）番目のシグナル
プロセサに同一動作をさせたときに得られる出力信号を
比較するための排他的論理和ゲートとを具備して構成し
たことを特徴とするシグナルプロセサ障害検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022667A JPS62180432A (ja) | 1986-02-04 | 1986-02-04 | シグナルプロセサ障害検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022667A JPS62180432A (ja) | 1986-02-04 | 1986-02-04 | シグナルプロセサ障害検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62180432A true JPS62180432A (ja) | 1987-08-07 |
Family
ID=12089200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022667A Pending JPS62180432A (ja) | 1986-02-04 | 1986-02-04 | シグナルプロセサ障害検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62180432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011034098A1 (ja) * | 2009-09-18 | 2011-03-24 | 日本電気株式会社 | 再構成可能デバイスの高信頼化装置、高信頼化方法及び高信頼化プログラム |
-
1986
- 1986-02-04 JP JP61022667A patent/JPS62180432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011034098A1 (ja) * | 2009-09-18 | 2011-03-24 | 日本電気株式会社 | 再構成可能デバイスの高信頼化装置、高信頼化方法及び高信頼化プログラム |
| JP5686259B2 (ja) * | 2009-09-18 | 2015-03-18 | 日本電気株式会社 | 再構成可能デバイスの高信頼化装置、高信頼化方法及び高信頼化プログラム |
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