JPS62180434A - シグナルプロセサ障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数台のシグナルプロセサを並列動作させた
ときに使用される障害検出回路に関する。

（従来の技術） 従来のシグナルプロセサは入力信号を受けて処理を開始
し、単位サイクルの処理を終えた後、出力可能である旨
を表わすフラグを立てて外部に処理が終了したことを知
らせるだけである。

（発明が解決しようとする問題点） 上述した従来のシグナルプロセサ障害検出回路は、内部
でどのように処理が進行しているかは一切外部からうか
がい知れない。したがって、複数のシグナルプロセサを
並列に動作させているときには障害の発生したシグナル
プロセサを確立することができないという欠点がある。

本発明の目的は、高速の信号処理用マイクロプロセサで
あるシグナルプロセサにおいてアドレス設定のための端
子、アドレスバス接続用の端子、ならびに内部ＲＡＭの
入出力端子を用意しておき、Ｎ個（Ｎ：正の整数）のシ
グナルプロセサを並列動作させたときにアドレスバスで
指定されたアドレスをもつシグナルプロセサだけに外部
ＲＯＭから信号を入力し、リセットした後の内部ＲＡＭ
の内容を上記外部ＲＯＭに格納てれている期待値と比較
することによって上記欠点を除去し、上記両者の一致を
比較して障害を検出できるように構成したシグナルプロ
セサ障害検出回路を提供することにある。

（問題点を解決するための手段） 本発明によるシグナルプロセサ障害検出回路はＮ個（Ｎ
：正の整数）の信号処理用シグナルプロセサと、障害検
出用セレクタと、排他的論理和ゲ・−トとを具備して構
成したものである。

Ｎ個の信号処理用シグナルプロセサはアドレス設定のた
めの端子、アドレスバス接続用の端子、ならびに内部Ｒ
ＡＭの入出力端子を備え、並列処理動作をさせることが
できるものである。

障害検出用セレクタは、Ｎ個のシグナルプロセサのうち
でアドレスバスによって指定されたアドレスをもつｉ番
目（Ｎ〉１≧１：正の整数）のシグナルプロセサだけに
外部ＲＯＭから期待値信号を入力させることができるも
のである。

排他的論理和ゲートは、リセットした後にｉ番目のシグ
ナルプロセサの内部ＲＡＭの内容とＲＯＭからの期待値
信号とを比較するためのものである。

（実施例、） 次に、図面を参照して本発明の詳細な説明する。

第１図は、本発明によるシグナルプロセサ障害検出回路
の一実施例を示すブロック図である。第１図において、
１はセレクタ、２〜５はシグナルプロセサ、６は排他的
論理和ゲートでおる。

第１図において、シグナルプロセサ２〜５が並列動作し
ているものとする。それぞれのアドレス設定端子６０．
７０，８０．９ＯＫはそれぞれ０゜１　、２　、　’８
を入力する。

シグナルプロセサ２の障害を検出するには、アドレスバ
ス５０を０に設定する必要がある。このとき、リセット
信号ｆｉｌｉｌｌｏｏ上のリセット信号はシグナルプロ
セサ２だけに入力され、シグナルプロセサ３〜５は無視
される。

いま、信号［１０上の入力信号がシグナルプロセサ２に
入力されているものとする。ここで、セレクタｌのセレ
クト信号線３０上に送出されたセレクト信号を適当な値
にして外部ＲＯＭから信号Ｎ２０上に送出された出力信
号を信号線４０上に出力するようにする。

シグナルプロセサ２〜５はリセットされた後、ある特定
の信号を入力した場合、どのような信号を出力するかは
シミュレーションによって確定できる。この期待値を外
部ＲＯＭに格納しておき、シグナルプロセサ２〜５の出
力と比較すればシグナルプロセサか正常に動作している
か否かが判定できる。

期待値を格納した外部ＲＯＭから信号？Ｉａ　１３０上
に送出された出力信号と、シグナルプロセサ２から内部
ＲＡＭに送出爆れた信号線１２０上の出力信号とを排他
的論理和ゲート６に入力する。排他的論理和ゲート６か
ら信号１１４０上に送出された出力信号がオールＯであ
れば、シグナルプロセサ２は正常に動作している。

アドレスバス５０で設定さハたアドレスをもつシグナル
プロセサにおいて、内部ＲＡＭから信号線１２０上に出
力信号を送出することかできる。

これに対して、シグナルプロセサ２〜５の出力は時分割
して信号線１１０上に送出されている。したがって、内
部ＲＡＭの出力信号を上記によシ監視するならば、シグ
ナルプロセサの出力信号を直接監視するよりも、比較を
簡易な構成の回路によシ行うことができる。

他のシグナルプロセサ３〜５の障害検出を行うには、ア
ドレスバス５０をそれぞれ１，２．８に設定して同様の
操作を行えばよい。

（発明の効果） 以上説明したように本発明は、Ｎ個のシグナルプロセサ
を並列動作させたときにアドレスバスで指定したアドレ
スをもつシグナルプロセサだけに外部ＲＯＭから信号を
入力し、リセット後の内部ＲＡＭの内容を外部ＲＯＭに
格納されている期待値と比較することにより、障害の検
出を簡易な回路構成で行うことができるという効果があ
る。

したがって、障害検出回路を容易に実現でき、装置にシ
グナルプロセサを組込んだときに有効に障害を検出でき
るという効果がある。

【図面の簡単な説明】

第１図は、本発明によるシグナルプロセサ障害検出回路
の一実施例を示すブロック図である。 ｌ・・・セレクタ ２〜５・φ・シグナルプロセサ ６・・・排他的論理和ゲート

Claims (1)

【特許請求の範囲】
1. アドレス設定のための端子、アドレスバス接続用の端子
   、ならびに内部ＲＡＭの入出力端子を備え、並列処理動
   作をさせることができるＮ個（Ｎ：正の整数）のシグナ
   ルプロセサと、前記Ｎ個のシグナルプロセサのうちでア
   ドレスバスによつて指定されたアドレスをもつｉ番目（
   Ｎ≧ｉ≧１：正の整数）のシグナルプロセサだけに外部
   ＲＯＭから期待値信号を入力させることができる障害検
   出用に備えたセレクタと、リセットした後に前記ｉ番目
   のシグナルプロセサの内部ＲＡＭの内容と前記ＲＯＭか
   らの期待値信号とを比較するための排他的論理和ゲート
   とを具備して構成したことを特徴とするシグナルプロセ
   サ障害検出回路。