JPH02234240A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 反良欠ヱ 本発明は情報処理装置に関し、特に情報処理装置のデバ
ッグに関する． 良氷弦渣 −ａに、情報処理装置のデバッグ、例えばマイクロプロ
グラムのデバッグでは特定のマイクロブログラムシーケ
ンスが実行された時点、いい換えると複数の特定のマイ
クロフ゜ログラムアドレスを時系列的に通過した時点で
情報処理装置のクロックを停止し、その時のハードウェ
ア状態を解析することが必須である．したがって、この
ためにはデバッグ用のクロック停止制御回路を情報処理
装置内に設けることが必要である． しかしながら、従来のこの種の回路では停止条件となる
比較データを格納するレジスタが１つであった。そのた
め、複数の比較データとの一致検出、しかもデータの時
系列的な変イヒによる一致検出が行えないという欠点が
ある． 九肌五貝預 本発明の目的は、マイクプログラムアドレスが所望の順
序で変化したときに内部のクロックを停止することがで
きる情報処理装置を提供することである． 及ｍ底 本発明による情報処理装置は、クロックに応じて保持さ
れているデータが変化する保持手段を有する情報処理装
置であって、前記保持手段に保持されるデータが予め定
められた順序で変化したとき前記クロックを停止する停
止手段を有することを特徴とする． 尺１タ 以下、図面を用いて本発明の実施例を説明する．第１図
は本発明による情報処理装置の一実施例の楕成を示すブ
ロック図である．図において、本発明の一実施例による
情報処理装置はスタック回路１と、カウンタ２と、フリ
ップフロップ３と、検出回路４と、比牧回Ｆ＃１５と、
アンド回路６とを含んで構成されている． スタック回路１はクロックを停止させない条件となる複
数の比較データを予め格納するものであり、格納されて
いる順にそれら比較データを比較回路５の出力５０に応
答して比較データ１ｏとして出力する． カウンタ２はスタック回路１内の比較データの数が予め
格納されるものである． フリップフロップ３は、デバッグを行う際にセットされ
るものである．つまり、このフリップフロツプ３がセッ
トされているとき、情報処理装置がデバッグモードであ
ることを示すことになる．比較回路５は実行制御部内の
特定のレジスタの出力５００とスタック回路１からの比
較データ１ｏとを比鮫ずるものであり、両者が一致した
ときその出力５０はハイレベルとなる， 出力回路４はカウンタ２の計数値である出力信号２０を
常に監視するものであり、計数値が「１」になるとその
出力４０をハイレベルにする，かかる梢成において、デ
バッグを行うときには図示せぬ保守診断制御部から信号
３００が出力され、フリップフロッ１３がセットされる
．すると、その出力信号３０がハイレベルとなり、デバ
ッグモードであることを示す．また、これにより、カウ
ンタ２のリセットが解除される。

次にスタック回路１に対して図示せぬ保守診断制御部か
ら信号１００を経由して複数の比較データがスタックさ
れる．また、１つの比較データの格納の度に保守診断制
御部からのカウントアップ信号２００がカウンタ２に入
力される．したがって、カウンタ２の計数値はスタック
回８？Ｉ１にスタックされている比較データの数を示す
ことになる．この状態で実行制御部内の特定のレジスタ
の出力５００が比較回路５によりスタック回路１内の先
頭の比較データ１０と常に比較される．実行制御部内の
特定のレジスタの出力５００は情報処理装置のクロック
と同期して随時変化し、比較データ１０と一致した時点
で出力５０がハイレベルとして出力される．すると、ス
タック回路１内の先頭の比較データはアンスタックされ
、出力信号１０には２番目の比較データが出力される．
また、このとき出力５０によりカウンタ２の計数値は−
１される．したがって、次には実行制御部内の特定のレ
ジスタの出力信号５００はスタック回＃１１にスタック
されていた２番目の比較データと比較されることになる
． 以降同様の動作がカウンタ２の出力信号２ｏの値が「１
」になるまで、即ちスタック回路１内の比較データが１
つになるまで継続される．出力信号２０が「１」になる
と検出回路４の出力４０がハイレベルとして出力される
．そして、次の比較データ（最後の比較データ）と出力
５００とが一致すると、アンド回路６の出力信号である
クロック停止信号６０が実行制御部に送られる．これに
より、情報処理装置のクロックが停止するとともに、そ
の旨のメッセージがＣＲＴ等に出力される．こうするこ
とにより、オペレータ等は停止状態におけるハードウェ
ア各部の状態を確認でき、デバッグを有効に行うことが
できるのである。

なお、デバッグモードでない場合、即ちフリップフロツ
ブ３がセットされていない場合には出力５０及び４０が
送出されても、出力信号３０がハイレベルとして送られ
ていないため、クロック停止信号６０は出力されず、よ
゛つて本デバッグ用クロック停止機能は働かないのであ
る． さらに、具体例をあげて説明する．いま、スタック回路
１内には先頭から順にアドレスＡ．Ｂ、Ｃが格納されて
いるものとする．ここで、実行制御部内の特定のレジス
タの出力５００がｒＡ］．ｒＢ，→「Ｃ」のように変化
すれば本機能によりクロックは停止となる．この場合、
ｒＡＪ，ｒＢＪ→「Ｄ』→「Ｃ」のように途中に任意の
アドレス［ＤＪが存在しても、条件は成立し、やはりク
ロックは停止となる． ただし、出力５００がｒＡ』一ｒｃ」→「Ｂ」のように
変化した場合には停止とはならない。つまり、夕ロック
を停止させたい条件に適したデータを予めスタック回路
内に格納しておけばよいのである． ｉ肌曵皇】 以上説明したように、本発明は情報処理装置内にスタッ
ク回路及びカウンタを設けることにより、複数の比較デ
ータとの一致検出、更には時系列的な一致検出によるク
ロックの停止を可能とし、情報処理装置のデバッグ効率
を格段に高め、情報処理装置の評価期間を短縮すること
ができるという効果がある．

【図面の簡単な説明】

第１図は本発明の実施例による情報処理装置の横成を示
すブロック図である． 主要部分の符号の説明 １・・・・・・スタック回路 ２・・・・・・カウンタ ３・・・・・・フリップフロップ ４・・・・・・検出回路 ５・・・・・・比較回路 ６・・・・・・アンド回路

Claims (1)

【特許請求の範囲】
1. （１）クロックに応じて保持されているデータが変化す
   る保持手段を有する情報処理装置であって、前記保持手
   段に保持されるデータが予め定められた順序で変化した
   とき前記クロックを停止する停止手段を有することを特
   徴とする情報処理装置。