JPH0732581U - 半導体試験装置用パターン発生器 - Google Patents

Abstract

(57)【要約】 【目的】 並列処理構造のパターン発生器を持つ半導体
試験装置に於いて、任意のパターン数を計数して、停止
かつ再スタートを１ステップ間隔で動作可能なパターン
カウンタを有する、半導体試験装置用パターン発生器を
提供する。 【構成】 ｍビット分の並列構造を有するパターン発生
をする場合に、パターンを計数する（Ｎ−ｍ）ビットの
パタンカウンタ１を設ける。そして、Ｎビットのストッ
プ・カウント・レジスタ３を設ける。そして、当該スト
ップ・カウント・レジスタ３の出力端を１入力端に接続
し、他の入力端に当該パタンカウンタ１の出力端を接続
し、ｍビット分については、各々別の固定数を接続し
た、ｍビット分の一致検出器（２１、２２）を設ける。
そして、当該各一致検出器（２１、２２）の出力側に、
一致を記憶するフリップフロップ（６１、６２）を設け
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体試験装置に搭載したパターン発生器に於いて、並列処理構造の パターン発生を行う場合に、任意のパターン数を計数して停止し、かつ再スター トを１ステップ間隔で動作可能なパターンカウンタを有する、半導体試験装置用 パターン発生器に関する。

【０００２】

【従来の技術】

従来、半導体試験装置に搭載されるパターン発生器に於いて、パターン数を計 数して停止し、また再スタートを行うためには、次のようなパターンカウンタを 用いてパターン発生器が構成されている。

【０００３】 図４にパターンカウンタ部の従来例を示す。先ず、パタンカウンタ１に対して 、クロックが供給される。当該パタンカウンタ１の出力は、一致検出器２の入力 端に供給される。当該一致検出器２の他の入力端には、ストップ・カウント・レ ジスタ３の出力が供給される。そして、一致検出器２に於いて、両入力信号（Ｎ ビット分）の一致がとれれば、出力が反転する。

【０００４】 先ず、まだ一致がとれない状態では、当該一致検出器２の出力はローレベルで あり、このためアンドゲート５は閉じており、当該アンドゲート５の出力は、ロ ーレベルである。このアンドゲート５の出力は、パタンカウンタ１のホールド入 力端に加えられている。

【０００５】 次に、クロックが次々と加えられた結果、一致検出器２が、ストップ・カウン ト・レジスタ３に設定された数と一致し、一致状態となると、フリップフロップ ４にこの信号が加えられ、当該フリップフロップ４の出力は、ストップ信号とし て、外部に取り出される。一方、当該一致検出器２の出力が、アンドゲート５に 加えられた結果、当該アンドゲート５の他端の入力信号であるスタート信号が通 常ローレベルであるため、このアンドゲート５は開き、パタンカウンタ１はホー ルド状態に変わる。そして、ホールド状態を維持する。

【０００６】 次に、スタート信号が外部から加えられると、アンドゲート５の出力はローレ ベルに反転する。このため、パタンカウンタ１はホールド状態を解除される。そ して、パタンカウンタ１は、カウントアップを再び続行する。

【０００７】 図５は、従来例の動作を示すタイムチャートである。クロックが加えられてお り、パタンカウンタ１がカウントアップしている。パタンカウンタ１が、ストッ プ・カウント・レジスタ３の設定値（２ｍ）と等しくなると、一致検出器２が反 転する。このため、アンドゲート５が反転する。このため、パタンカウンタ１は 、このホールド状態となる。この変化は、フリップフロップ４を通じて、１サイ クル遅れで、ストップ信号として、出力される。

【０００８】 次に、スタート信号が外部から印加されると、上記のホールド状態は解除され る。すなわち、アンドゲート５が反転し、パタンカウンタ１は、再びカウントア ップを始める。そのため、一致検出器２も反転する。そして、このカウントアッ プの状態を続行する。

【０００９】 上述のように、１クロックに対して、１動作をおこなうようなパターン発生に ついては、目的通りに、パタン数を計数し、任意のパタン数で動作を停止し、再 スタートを行える。しかし、１クロックで、２パターン分のパターン処理を行う ような、並列処理構造のパターン発生においては、上述の回路では、偶数または 、奇数パターンの間隔でカウントしてしまうため、１ステップ毎の実行や停止の 制御ができないという問題点を有する。

【００１０】

【考案が解決しようとする課題】

本考案は、上述したような従来の技術が有する問題点に鑑みてなされるもので あって、半導体試験装置用パターン発生器に於いて、１発のクロックにより、２ パターン分の計数を行い、偶数／奇数の並列処理を行うような、並列処理構造の パターン発生器を持つ半導体試験装置に於いて、任意のパターン数を計数して、 停止かつ再スタートを１ステップ間隔で動作可能なパターンカウンタを有する、 半導体試験装置用パターン発生器を提供するものである。

【００１１】

【課題を解決するための手段】

半導体試験装置に搭載したパターン発生器において、ｍビット分の並列構造を 有するパターン発生をする場合に、パターンを計数する（Ｎ−ｍ）ビットのパタ ンカウンタ１を設ける。そして、停止すべきストップ数を設定する、Ｎビットの ストップ・カウント・レジスタ３を設ける。そして、当該ストップ・カウント・ レジスタ３の出力端を１入力端に接続し、他の入力端に当該パタンカウンタ１の 出力端を接続し、ｍビット分については、各々別の固定数を接続した、ｍビット 分の一致検出器（２１、２２）を設ける。そして、当該各一致検出器（２１、２ ２）の出力側に、一致を記憶するフリップフロップ（６１、６２）を設ける。こ のように、半導体試験装置用パターン発生器を構成して、１ステップ毎に停止と スタートを制御する。

【００１２】

【作用】

本考案では、半導体試験装置用パターン発生器に於いて、一致回路やストップ フラグ・フリップフロップを並列処理数に対応する数だけ設けたので、任意の数 を計数し、停止や再スタートを１ステップ毎に制御動作することができる。

【００１３】

【実施例】

本考案の実施例について図面を参照して説明する。図１は本考案の１実施例を 示すブロック図である。

【００１４】 図１に於いて示すように、（Ｎ−１）ビットのパターンカウンタ１を設ける。 このカウンタは、通常のＮビットのカウンタから、ＬＳＢを取り去って出力する ように構成したものである。次に、任意の停止すべきパターン数を格納する、Ｎ ビットのストップ・カウント・レジスタ３を設ける。次に、偶数一致検出器２１ を設ける。当該偶数一致検出器２１の１入力端には、当該ストップ・カウント・ レジスタ３の出力（Ｎビット）を供給する。他の入力端のうち、ＬＳＢについて は。”０”を固定して供給する。また、他のビット（Ｎ−１）ビットについては 、パタンカウンタ１の出力を供給する。このように、偶数一致検出器２１を構成 する。

【００１５】 次に、奇数一致検出器２２を上記と同様に構成する。但し、上記偶数一致検出 器２１では、ＬＳＢを”０”に固定した部分を、当該奇数一致検出器２２では、 ＬＳＢを”１”に固定して構成する。また、当該偶数一致検出器２１の出力は、 アンドゲート５１を設けて接続する。また、当該奇数一致検出器２２の出力は、 アンドゲート５２を設けて接続する。当該アンドゲート５２の他の入力端には、 当該アンドゲート５１の出力を反転して供給する。

【００１６】 次に、一致検出を行ったことを記憶するフリップフロップ（６１、６２）を設 ける。フリップフロップ６１は、偶数側のストップフラグを示し、フリップフロ ップ６２は、奇数側のストップフラグを示す。次に、外部スタート信号と、上記 の各ストップフラグとの論理積をとるアンドゲート（６３、６４）を設ける。そ して、アンドゲート６３は、偶数側のスタートを受付け、アンドゲート６４は、 奇数側のスタートを受付ける。そして、当該アンドゲート６３の出力は、アンド ゲート５１の他の入力端に反転して供給する。また、当該アンドゲート６４の出 力は、アンドゲート５２の他の入力端に、反転して供給する。

【００１７】 次に、上記の各一致信号は、オアゲート６５を設けてフリップフロップ４に供 給する。そして、ストップ信号として、外部に取り出す。また、当該オアゲート ６５の出力は、パタンカウンタ１のホールド端子にも供給する。こののように、 ２パターンの内の偶数側で停止したか、奇数側で停止したかを検出できる構成と する。

【００１８】 図２、３は、本考案のパターンカウンタの動作を示すタイムチャートである。 図２は、停止する設定数が偶数である場合を示し、図３は、停止する設定数が奇 数である場合を示す。偶数のパターン数、すなわちストップ・カウント・レジス タ３の設定数が（２ｍ）の場合は、ＬＳＢが”０”であるため、偶数一致検出器 ２１で一致が取られる。それにより、パタンカウンタ１はホールドし、次のサイ クルで、フリップフロップ６１で、フラグがセットされる。

【００１９】 次に、再スタートが行われると、フリップフロップ６１のフラグとスタート信 号により、アンドゲート５１で一致信号が禁止され、ホールド信号が解除される 。このためパタンカウンタ１が計数を再開する。

【００２０】 もしも、ストップ・カウント・レジスタ３の設定数が奇数（２ｍ＋１）の場合 には、ＬＳＢが”１”であるため、奇数一致検出器２２で、一致が取られる。そ して、上記と同様にパターンホールドが進行する。また、再スタートの検出は、 アンドゲート６４側で行われ、計数が再開される。このように、偶数／奇数に関 わらず、任意のパターン数で実行、停止の制御が可能となる。

【００２１】 なお、上記の構成では、並列の個数として、偶数と奇数の２台の場合について 示したが、並列の個数としては、２、４、８…等に拡張できる。この場合は、一 致検出器を２、４、８…と増加し、その他の一致を記憶するフリップフロップ等 も同数増加して構成する。一般的には、パターンを計数するカウンタは、対応す るｍビット分の一致検出部を設け、（Ｎ−ｍ）ビットのカウンタで構成すればよ い。

【００２２】

【考案の効果】

以上説明したように本考案は構成されているので、次に記載する効果を奏する 。

【００２３】 半導体試験装置のパターン発生器に於いて、１発のクロックにより、２パター ン分の計数を行い、偶数／奇数の並列処理を行うような、並列処理構造のパター ン発生器を持つ半導体試験装置に於いて、任意のパターン数を計数して、停止か つ再スタートを１ステップ間隔で動作可能なパターンカウンタを有する、半導体 試験装置用パターン発生器が提供できた。

【図面の簡単な説明】

【図１】本考案の構成を示すブロック図である。

【図２】本考案のパターンカウンタの動作を示すタイム
チャートである。（停止する設定数が偶数である場合を
示す）

【図３】本考案のパターンカウンタの動作を示すタイム
チャートである。（停止する設定数が奇数である場合を
示す）

【図４】パターンカウンタ部の従来例を示すブロック図
である。

【図５】従来例の動作を示すタイムチャートである。

【符号の説明】

１ パタンカウンタ ２ 一致検出器 ３ ストップ・カウント・レジスタ ４、６１、６２ フリップフロップ ５、５１、５２、６３、６４ アンドゲート ２１ 偶数一致検出器 ２２ 奇数一致検出器 ６５ オアゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 半導体試験装置に搭載したパターン発生
   器において、ｍビット分の並列構造を有するパターン発
   生をする場合に、 パターンを計数する（Ｎ−ｍ）ビットのパタンカウンタ
   （１）を設け、 停止すべきストップ数を設定する、Ｎビットのストップ
   ・カウント・レジスタ（３）を設け、 当該ストップ・カウント・レジスタ（３）の出力端を１
   入力端に接続し、他の入力端に当該パタンカウンタ
   （１）の出力端を接続し、ｍビット分については、各々
   別の固定数を接続した、ｍビット分の一致検出器（２
   １、２２）を設け、 当該各一致検出器（２１、２２）の出力側に、一致を記
   憶するフリップフロップ（６１、６２）を設け、 以上の構成により、１ステップ毎に停止とスタートを制
   御することを特徴とする、半導体試験装置用パターン発
   生器。