JP2598547Y2

JP2598547Y2 - 半導体試験装置用パターン発生器

Info

Publication number: JP2598547Y2
Application number: JP1993067044U
Authority: JP
Inventors: 益弘山田
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1993-11-22
Filing date: 1993-11-22
Publication date: 1999-08-16
Anticipated expiration: 2008-11-22
Also published as: JPH0732581U

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は半導体試験装置に搭載し
たパターン発生器に於いて、並列処理構造のパターン発
生を行う場合に、任意のパターン数を計数して停止し、
かつ再スタートを１ステップ間隔で動作可能なパターン
カウンタを有する、半導体試験装置用パターン発生器に
関する。

【０００２】

【従来の技術】従来、半導体試験装置に搭載されるパタ
ーン発生器に於いて、パターン数を計数して停止し、ま
た再スタートを行うためには、次のようなパターンカウ
ンタを用いてパターン発生器が構成されている。

【０００３】図４にパターンカウンタ部の従来例を示
す。先ず、パタンカウンタ１に対して、クロックが供給
される。当該パタンカウンタ１の出力は、一致検出器２
の入力端に供給される。当該一致検出器２の他の入力端
には、ストップ・カウント・レジスタ３の出力が供給さ
れる。そして、一致検出器２に於いて、両入力信号（Ｎ
ビット分）の一致がとれれば、出力が反転する。

【０００４】先ず、まだ一致がとれない状態では、当該
一致検出器２の出力はローレベルであり、このためアン
ドゲート５は閉じており、当該アンドゲート５の出力
は、ローレベルである。このアンドゲート５の出力は、
パタンカウンタ１のホールド入力端に加えられている。

【０００５】次に、クロックが次々と加えられた結果、
一致検出器２が、ストップ・カウント・レジスタ３に設
定された数と一致し、一致状態となると、フリップフロ
ップ４にこの信号が加えられ、当該フリップフロップ４
の出力は、ストップ信号として、外部に取り出される。
一方、当該一致検出器２の出力が、アンドゲート５に加
えられた結果、当該アンドゲート５の他端の入力信号で
あるスタート信号が通常ローレベルであるため、このア
ンドゲート５は開き、パタンカウンタ１はホールド状態
に変わる。そして、ホールド状態を維持する。

【０００６】次に、スタート信号が外部から加えられる
と、アンドゲート５の出力はローレベルに反転する。こ
のため、パタンカウンタ１はホールド状態を解除され
る。そして、パタンカウンタ１は、カウントアップを再
び続行する。

【０００７】図５は、従来例の動作を示すタイムチャー
トである。クロックが加えられており、パタンカウンタ
１がカウントアップしている。パタンカウンタ１が、ス
トップ・カウント・レジスタ３の設定値（２ｍ）と等し
くなると、一致検出器２が反転する。このため、アンド
ゲート５が反転する。このため、パタンカウンタ１は、
このホールド状態となる。この変化は、フリップフロッ
プ４を通じて、１サイクル遅れで、ストップ信号とし
て、出力される。

【０００８】次に、スタート信号が外部から印加される
と、上記のホールド状態は解除される。すなわち、アン
ドゲート５が反転し、パタンカウンタ１は、再びカウン
トアップを始める。そのため、一致検出器２も反転す
る。そして、このカウントアップの状態を続行する。

【０００９】上述のように、１クロックに対して、１動
作をおこなうようなパターン発生については、目的通り
に、パタン数を計数し、任意のパタン数で動作を停止
し、再スタートを行える。しかし、１クロックで、２パ
ターン分のパターン処理を行うような、並列処理構造の
パターン発生においては、上述の回路では、偶数また
は、奇数パターンの間隔でカウントしてしまうため、１
ステップ毎の実行や停止の制御ができないという問題点
を有する。

【００１０】

【考案が解決しようとする課題】本考案は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体試験装置用パターン発生器に於いて、１
発のクロックにより、２パターン分の計数を行い、偶数
／奇数の並列処理を行うような、並列処理構造のパター
ン発生器を持つ半導体試験装置に於いて、任意のパター
ン数を計数して、停止かつ再スタートを１ステップ間隔
で動作可能なパターンカウンタを有する、半導体試験装
置用パターン発生器を提供するものである。

【００１１】

【課題を解決するための手段】半導体試験装置に搭載し
たパターン発生器において、ｍビット分の並列構造を有
するパターン発生をする場合に、パターンを計数する
（Ｎ−ｍ）ビットのパタンカウンタ１を設ける。そし
て、停止すべきストップ数を設定する、Ｎビットのスト
ップ・カウント・レジスタ３を設ける。そして、当該ス
トップ・カウント・レジスタ３の出力端を１入力端に接
続し、他の入力端に当該パタンカウンタ１の出力端を接
続し、ｍビット分については、各々別の固定数を接続し
た、ｍビット分の一致検出器（２１、２２）を設ける。
そして、当該各一致検出器（２１、２２）の出力側に、
一致を記憶するフリップフロップ（６１、６２）を設け
る。このように、半導体試験装置用パターン発生器を構
成して、１ステップ毎に停止とスタートを制御する。

【００１２】

【作用】本考案では、半導体試験装置用パターン発生器
に於いて、一致回路やストップフラグ・フリップフロッ
プを並列処理数に対応する数だけ設けたので、任意の数
を計数し、停止や再スタートを１ステップ毎に制御動作
することができる。

【００１３】

【実施例】本考案の実施例について図面を参照して説明
する。図１は本考案の１実施例を示すブロック図であ
る。

【００１４】図１に於いて示すように、（Ｎ−１）ビッ
トのパターンカウンタ１を設ける。このカウンタは、通
常のＮビットのカウンタから、ＬＳＢを取り去って出力
するように構成したものである。次に、任意の停止すべ
きパターン数を格納する、Ｎビットのストップ・カウン
ト・レジスタ３を設ける。次に、偶数一致検出器２１を
設ける。当該偶数一致検出器２１の１入力端には、当該
ストップ・カウント・レジスタ３の出力（Ｎビット）を
供給する。他の入力端のうち、ＬＳＢについては。”
０”を固定して供給する。また、他のビット（Ｎ−１）
ビットについては、パタンカウンタ１の出力を供給す
る。このように、偶数一致検出器２１を構成する。

【００１５】次に、奇数一致検出器２２を上記と同様に
構成する。但し、上記偶数一致検出器２１では、ＬＳＢ
を”０”に固定した部分を、当該奇数一致検出器２２で
は、ＬＳＢを”１”に固定して構成する。また、当該偶
数一致検出器２１の出力は、アンドゲート５１を設けて
接続する。また、当該奇数一致検出器２２の出力は、ア
ンドゲート５２を設けて接続する。当該アンドゲート５
２の他の入力端には、当該アンドゲート５１の出力を反
転して供給する。

【００１６】次に、一致検出を行ったことを記憶するフ
リップフロップ（６１、６２）を設ける。フリップフロ
ップ６１は、偶数側のストップフラグを示し、フリップ
フロップ６２は、奇数側のストップフラグを示す。次
に、外部スタート信号と、上記の各ストップフラグとの
論理積をとるアンドゲート（６３、６４）を設ける。そ
して、アンドゲート６３は、偶数側のスタートを受付
け、アンドゲート６４は、奇数側のスタートを受付け
る。そして、当該アンドゲート６３の出力は、アンドゲ
ート５１の他の入力端に反転して供給する。また、当該
アンドゲート６４の出力は、アンドゲート５２の他の入
力端に、反転して供給する。

【００１７】次に、上記の各一致信号は、オアゲート６
５を設けてフリップフロップ４に供給する。そして、ス
トップ信号として、外部に取り出す。また、当該オアゲ
ート６５の出力は、パタンカウンタ１のホールド端子に
も供給する。こののように、２パターンの内の偶数側で
停止したか、奇数側で停止したかを検出できる構成とす
る。

【００１８】図２、３は、本考案のパターンカウンタの
動作を示すタイムチャートである。図２は、停止する設
定数が偶数である場合を示し、図３は、停止する設定数
が奇数である場合を示す。偶数のパターン数、すなわち
ストップ・カウント・レジスタ３の設定数が（２ｍ）の
場合は、ＬＳＢが”０”であるため、偶数一致検出器２
１で一致が取られる。それにより、パタンカウンタ１は
ホールドし、次のサイクルで、フリップフロップ６１
で、フラグがセットされる。

【００１９】次に、再スタートが行われると、フリップ
フロップ６１のフラグとスタート信号により、アンドゲ
ート５１で一致信号が禁止され、ホールド信号が解除さ
れる。このためパタンカウンタ１が計数を再開する。

【００２０】もしも、ストップ・カウント・レジスタ３
の設定数が奇数（２ｍ＋１）の場合には、ＬＳＢが”
１”であるため、奇数一致検出器２２で、一致が取られ
る。そして、上記と同様にパターンホールドが進行す
る。また、再スタートの検出は、アンドゲート６４側で
行われ、計数が再開される。このように、偶数／奇数に
関わらず、任意のパターン数で実行、停止の制御が可能
となる。

【００２１】なお、上記の構成では、並列の個数とし
て、偶数と奇数の２台の場合について示したが、並列の
個数としては、２、４、８…等に拡張できる。この場合
は、一致検出器を２、４、８…と増加し、その他の一致
を記憶するフリップフロップ等も同数増加して構成す
る。一般的には、パターンを計数するカウンタは、対応
するｍビット分の一致検出部を設け、（Ｎ−ｍ）ビット
のカウンタで構成すればよい。

【００２２】

【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。

【００２３】半導体試験装置のパターン発生器に於い
て、１発のクロックにより、２パターン分の計数を行
い、偶数／奇数の並列処理を行うような、並列処理構造
のパターン発生器を持つ半導体試験装置に於いて、任意
のパターン数を計数して、停止かつ再スタートを１ステ
ップ間隔で動作可能なパターンカウンタを有する、半導
体試験装置用パターン発生器が提供できた。

【図面の簡単な説明】

【図１】本考案の構成を示すブロック図である。

【図２】本考案のパターンカウンタの動作を示すタイム
チャートである。（停止する設定数が偶数である場合を
示す）

【図３】本考案のパターンカウンタの動作を示すタイム
チャートである。（停止する設定数が奇数である場合を
示す）

【図４】パターンカウンタ部の従来例を示すブロック図
である。

【図５】従来例の動作を示すタイムチャートである。

【符号の説明】

１パタンカウンタ２一致検出器３ストップ・カウント・レジスタ４、６１、６２フリップフロップ５、５１、５２、６３、６４アンドゲート２１偶数一致検出器２２奇数一致検出器６５オアゲート

Claims

(57)【実用新案登録請求の範囲】

【請求項１】半導体試験装置に搭載したパターン発生
器において、ｍビット分の並列構造を有するパターン発
生をする場合に、パターンを計数する（Ｎ−ｍ）ビットのパタンカウンタ
（１）を設け、停止すべきストップ数を設定する、Ｎビットのストップ
・カウント・レジスタ（３）を設け、当該ストップ・カウント・レジスタ（３）の出力端を１
入力端に接続し、他の入力端に当該パタンカウンタ
（１）の出力端を接続し、ｍビット分については、各々
別の固定数を接続した、ｍビット分の一致検出器（２
１、２２）を設け、当該各一致検出器（２１、２２）の出力側に、一致を記
憶するフリップフロップ（６１、６２）を設け、以上の構成により、１ステップ毎に停止とスタートを制
御することを特徴とする、半導体試験装置用パターン発
生器。