JPS60239839A - 擬似障害発生装置 - Google Patents

擬似障害発生装置

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Publication number
JPS60239839A
JPS60239839A JP59097028A JP9702884A JPS60239839A JP S60239839 A JPS60239839 A JP S60239839A JP 59097028 A JP59097028 A JP 59097028A JP 9702884 A JP9702884 A JP 9702884A JP S60239839 A JPS60239839 A JP S60239839A
Authority
JP
Japan
Prior art keywords
pseudo
fault
address
instruction
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59097028A
Other languages
English (en)
Inventor
Akihisa Makita
牧田 明久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS60239839A publication Critical patent/JPS60239839A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2215Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は情報処理装置において擬似障害を発生させる擬
似障害発生装置に関する。
〔従来技術〕
従来、擬似障害を発生する方法としては、外部からラン
ダムにエラーを植付ける、つまりパッケージとパッケー
ジをつなぐコネクタのビンを手ではずしてエラーを発生
させる方法が考えられているが、これではある一定の条
件下でしか擬似障害を発生させることができず、しかも
うまくいかなかった場合に再現できず、障害処理方法の
チェックを十分できないという欠点があった。
〔発明の目的〕
したがって、本発明の目的は、任意の命令アドレスの命
令を実行するときに擬似障害を発生することができる擬
似障害発生装置を提供することにある。
〔発明の構成〕
本発明の擬似障害発生装置は、擬似障害を発生させる命
令めアドレスを保持する擬似障害アドレスレジスタと、
この擬似障害アドレスレジスタに命令9アドレスを設定
する擬似障害アドレス設定手段と、擬似障害アドレスレ
ジスタに保持されている命令匈アドレスと命令翰アドレ
スの一致を検出する一致回路と、この一致回路のアドレ
スの一致が検出されたときの出力により擬似障害を発生
する擬似障害発生手段とを有する。
〔実施例〕
以下、肉面を参照しながら本発明の詳細な説明する。第
1因は本発明の擬似障害発生装置な有する情報処理装置
のブロック図で、主記憶装置1、主記憶アクセス制御装
置2、中央処理装置6、入出力処理装置4からなる。第
2図は、第1図の中央処理装置6または入出力処理装置
4に設けられた本発明の一実施例に係る擬似障害発生装
置のブロック図である。
本実施例の擬似障害発生装置は、命令アドレス105な
保持する命令アドレスレジスタ10と、擬似障害を発生
させるときの命令アドレス(擬似障害アドレス)106
を保持する擬似障害アドレスレジスタ11と、擬似障害
アドレスレジスタ11にアドレスを設定する手段である
ソフト命令からのアドレス設定パス101、サービスプ
ロセッサからの設定パス102、保守盤からの設定パス
106、主記憶アクセスアドレス105と擬似障害アド
レス106の一致を検出して信号線107を有効にする
一致回路12と、この信号線107が有効になることに
より擬似障害を発生する擬似障害発生回路16からなる
次1:、本実施例の擬似障害発生装置の動作について説
明する。まず、擬似障害アドレスレジスタ11に、ソフ
ト命令からのアドレス設定パス101、サービスプロセ
ッサからの設定パス102、保守盤からの設定パス10
6のいずれかから命令アドレスが設定される。この状態
で中央処理装置6あるいは入出力処理装置4が動作して
いる時に命令アクセスアドレスレジスタ10に主記憶ア
クセス制御回路14からアドレスがセットされる。一致
回路12で命令アクセスアドレスレジスタ10と擬似障
害アドレスレジスタ11の出力105.106の一致が
検出されると、信号線107が有効となり擬似障害発生
回路16に通知されて、擬似障害が発生する。
第6図は、擬似障害発生回路16の実施例の回路図であ
る。この擬似障害発生回路は、一致回路12の信号線1
07が有効になると、微分パルス200を発生する微分
回路20と、信号線202で任意の擬似障害発生回数が
設定されるカウンタ24と、カウンタ24に擬似障害発
生回数が設定されると信号線201でセットされる擬似
障薔有効表示フyツブフロップ22と、微分回路20の
微分パルス200と擬似障害有効表示フリップフロップ
22の出力206の論理積をとるアンドゲート21と、
アンドゲート21の出力204によりセットされるフリ
ップフロッグ26、クリップフロップ26の出力206
で起動されて障害処理がなされ、当該情報処理装置のク
ロックを停止させる等の処理をする障害処理ブロック2
5からなる。なお、カウンタ24はアンドゲート21の
出力204によりダクンカウントされ、アンダーフロー
すると信号線205が有効となってフリップフロップ2
2をリセットする。
第4図は、擬似障害発生回路16の他の実施例の回路図
で、第6図の回路図においてカウンタ24を除いて、ク
リップフロップ60とアンドゲート61を付加したもの
である。信号線201,216な有効にして、フリップ
フロップ22をセットするとともにフリップフロップ6
0なリセットすることにより間欠擬似障害モードがセッ
トされ、信号線201,210を有効にしてソリツブフ
ロップ22.30をセットすることにより固定擬似1貼
害モードがセットされる。一致回路12の信号線107
が有効になると微分回路20で微分がとられ、アンドゲ
ート21が有効となりフリップフロップ26がセットさ
れるとともに間欠擬似障害モードであればフリップフロ
ップ22がリセットされる。ソリツブフロップ23の出
力206により第6図のときと同様に障害処理ブロック
25が起動されて障害処理が行なわれる。固定擬似障害
モードのときは、フリップフロップ22がいつまでもリ
セットされないので、何回も擬似障害が発生する。
〔発明の効果〕
本発明によれば、任意の命令アドレスを実行するときに
擬似障害を発生させ、かつ再現することができる。
【図面の簡単な説明】
第1図は本発明の擬似障害発生装置を有する情報処理装
置のブロック図、第2図は本発明の一実施例に係る擬似
障害発生装置のブロック図、第6図および第4図は第2
図の擬似障害発生回路16の実施例の回路図である。 10・・・命令アドレスレジスタ、 11・・・擬似障害アドレスレジスタ、12・・・一致
回路、 16・・・擬似障害発生回路 20・・・微分回路、 21.31・・・アンドゲート、 22.23.30・・・フリップフロップ、24・・・
カウンタ、 25・・・障害処理ブロック。 特許出願人 日本電気株式会社 第 2 因 第 1 図 第 3!!1 %

Claims (1)

  1. 【特許請求の範囲】 1、情報処理装置において、擬似障害を発生させる命令
    のアドレスを保持する擬似障害アドレスレジスタと、こ
    の擬似障害アドレスレジスタに命令輸アドレスを設定す
    る擬似障害アドレス設定手段と、擬似障害アドレスレジ
    スタに保持されている命令橡アドレスと命令アドレスの
    一致を検出する一致回路と、この−数回路のアドレスの
    一致が検出されたときの出力により擬似障害を発生する
    擬似障害発生手段とな有することを特徴とする擬似障害
    発生装置。 2、擬似障害アドレス設定手段がソフト命令である特許
    請求の範囲第1項記載の擬似障害発生装置。 3、擬似障害アドレス設定手段がサービスプロセッサで
    ある特許請求の範囲第1項記載の擬似障害発生装置。 4、擬似障害アドレス設定手段が保守盤である特許請求
    の範囲第1項記載の擬似障害発生装置。 5、擬似障害発生手段が、−数回路の出力により固定的
    に擬似障害を発生するモードと1回だけ擬似障害を発生
    するモードとを切替える切替手段を有する特許請求の範
    囲第1項ないし第4項のいずれか(;記載の擬似障害発
    生装置。 6、擬似障害発生手段が、−数回路の出力により複数回
    、擬似障害を発生する手段を有する特許請求の範囲第1
    項ないし第4項のいずれか(二記載の擬似障害発生装置
JP59097028A 1984-05-15 1984-05-15 擬似障害発生装置 Pending JPS60239839A (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5580158A (en) * 1978-12-12 1980-06-17 Nippon Telegr & Teleph Corp <Ntt> False fault generation control system
JPS55108055A (en) * 1979-02-09 1980-08-19 Usac Electronics Ind Co Ltd Virtual failure generating system
JPS5621253A (en) * 1979-07-28 1981-02-27 Fujitsu Ltd Virtual failure generating system

Patent Citations (3)

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