JPH0477836A - スキャンパス試験回路 - Google Patents
スキャンパス試験回路Info
- Publication number
- JPH0477836A JPH0477836A JP2185810A JP18581090A JPH0477836A JP H0477836 A JPH0477836 A JP H0477836A JP 2185810 A JP2185810 A JP 2185810A JP 18581090 A JP18581090 A JP 18581090A JP H0477836 A JPH0477836 A JP H0477836A
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- Japan
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- scan
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- 230000010365 information processing Effects 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 description 5
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスキャンパス試験回路に関する。
従来、この種のスキャンパス試験回路は、診断制御装置
のファームウェアが、テストデータを用意し、スキャン
パスごとにスキャン動作を行い、スキャン結果とテスト
データとの比較をするという試験動作をしていた。
のファームウェアが、テストデータを用意し、スキャン
パスごとにスキャン動作を行い、スキャン結果とテスト
データとの比較をするという試験動作をしていた。
上述した従来のスキャンパス試験回路は、各スキャンパ
ス毎に、診断制御装置のファームウェアが、テストデー
タの用意やスキャン結果とテストデータとの比較を行っ
ているので、大規模な情報処理装置でスキャンパスの数
が増えた場合に、診断制御装置の処理時間が長くなると
いう欠点がある。
ス毎に、診断制御装置のファームウェアが、テストデー
タの用意やスキャン結果とテストデータとの比較を行っ
ているので、大規模な情報処理装置でスキャンパスの数
が増えた場合に、診断制御装置の処理時間が長くなると
いう欠点がある。
本発明のスキャンパス試験回路は、情報処理装置内の複
数のレジスタから構成されるスキャンパスと、スキャン
パスを構成するレジスタのビット数がセットされるカウ
ンタと、テストデータを保持している記憶装置と、テス
トデータとスキャンパス出力を比較する比較回路と、比
較結果を保持するエラー表示レジスタと、スキャンパス
試験モード信号とカウンタの値により、スキャンパス試
験動作を制御する制御回路とを複数個有する。
数のレジスタから構成されるスキャンパスと、スキャン
パスを構成するレジスタのビット数がセットされるカウ
ンタと、テストデータを保持している記憶装置と、テス
トデータとスキャンパス出力を比較する比較回路と、比
較結果を保持するエラー表示レジスタと、スキャンパス
試験モード信号とカウンタの値により、スキャンパス試
験動作を制御する制御回路とを複数個有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
２の補数を作る演算器１０１は、スキャンパスビット長
１１３の２の補数である。スキャンパスビット長の値１
１５を生成する。
１１３の２の補数である。スキャンパスビット長の値１
１５を生成する。
カウンタ１０２はスキャンパス試験モード信号１１２の
立ち上りでスキャンパスビット長１１５をカウンタ値と
してセットし、以後システムクロック１１４の１周期ご
とに１ずつ加算していく。
立ち上りでスキャンパスビット長１１５をカウンタ値と
してセットし、以後システムクロック１１４の１周期ご
とに１ずつ加算していく。
スキャンデータ制御回路１０３はスキャンパス試験モー
ド信号１１２とカウンタ値１１６を監視し、アドレス及
びエラー表示レジスタのリセット信号１１７と、データ
比較信号１１８とを出力する。
ド信号１１２とカウンタ値１１６を監視し、アドレス及
びエラー表示レジスタのリセット信号１１７と、データ
比較信号１１８とを出力する。
アドレス及びエラー表示レジスタのリセッｌ−４を号１
１７は、スキャンパス試験モード信号１１２の立ち上り
と、カウンタ値１１６がＯとなった場合に出力され、デ
ータ比較信号１１８はカウンタ値１１６が負の値を示し
た場合Ｏが出力され、０以上の値を示した場合に１が出
力される。スキャンパスビット長１１３とカウンタ値１
１６が等しい場合、スキャンパス試験終了報告１３０を
出力する。
１７は、スキャンパス試験モード信号１１２の立ち上り
と、カウンタ値１１６がＯとなった場合に出力され、デ
ータ比較信号１１８はカウンタ値１１６が負の値を示し
た場合Ｏが出力され、０以上の値を示した場合に１が出
力される。スキャンパスビット長１１３とカウンタ値１
１６が等しい場合、スキャンパス試験終了報告１３０を
出力する。
エラー表示レジスタ１０４は、アドレス及びエラー表示
レジスタのリセット信号１１７によりリセットされる。
レジスタのリセット信号１１７によりリセットされる。
通常はスキャンデータ比較回路１０５の出力のスキャン
データ比較結果１２６を取り込むが、スキャンデータ比
較回路１０５がスキャン結果のレジスタ１データ出力１
２２とテストデータ１２０の違いを検出して、スキャン
データ比較結果１２６に１を出力した場合、スキャンパ
スエラー信号１２５に１を出力し以後この値を保持する
。
データ比較結果１２６を取り込むが、スキャンデータ比
較回路１０５がスキャン結果のレジスタ１データ出力１
２２とテストデータ１２０の違いを検出して、スキャン
データ比較結果１２６に１を出力した場合、スキャンパ
スエラー信号１２５に１を出力し以後この値を保持する
。
スキャンデータ比較回路１０５はデータ比較信号がＯの
場合、比較を行わず、スキャンデータ比較結果１２６に
Ｏを出力する。
場合、比較を行わず、スキャンデータ比較結果１２６に
Ｏを出力する。
アドレス生成回路１０６は、アドレス及びエラー表示レ
ジスタのリセット信号１１７によりリセットされ、テス
トデータアドレス１１７にＯを出力するが、その後シス
テムクロック１１４の１周期毎にアドレス１１９を１ず
つ増加させる。
ジスタのリセット信号１１７によりリセットされ、テス
トデータアドレス１１７にＯを出力するが、その後シス
テムクロック１１４の１周期毎にアドレス１１９を１ず
つ増加させる。
テストデータ記憶装置１０７はテストデータアドレス１
１９の示すテストデータをテストデータ１２０に出力す
る。
１９の示すテストデータをテストデータ１２０に出力す
る。
テストデータマスク回路１０８はデータ比較信号１１．
８が１の場合、スキャンデータ１２１に０を出力し、デ
ータ比較信号１１８がＯの場合テストデータ１２０を出
力する。
８が１の場合、スキャンデータ１２１に０を出力し、デ
ータ比較信号１１８がＯの場合テストデータ１２０を出
力する。
レジスタ（１）１０９、レジスタ（２）１１０、レジス
タ（３）１１１はそれぞれスキャンパス試験モード信号
が入力された場合、システムクロック１１４に従い、ス
キャン動作を行う。
タ（３）１１１はそれぞれスキャンパス試験モード信号
が入力された場合、システムクロック１１４に従い、ス
キャン動作を行う。
スキャンパス試験モード信号１１２が入力されると、カ
ウンタ１０２はスキャンパスビット長１１３の２の補数
をカウンタ値として取り込む。
ウンタ１０２はスキャンパスビット長１１３の２の補数
をカウンタ値として取り込む。
スキャンパス長は３ビツトなので、スキャンパスビット
長１１３は３となっており、カウンタ１０２には−３が
セットされる。
長１１３は３となっており、カウンタ１０２には−３が
セットされる。
スキャンデータ制御回路１０３により、アドレス及びエ
ラー表示レジスタリセット信号１１７が出力され、エラ
ー表示レジスタ１０４及びアドレス生成回路１０６がリ
セットされ、テストデータアドレス１１９は０になる。
ラー表示レジスタリセット信号１１７が出力され、エラ
ー表示レジスタ１０４及びアドレス生成回路１０６がリ
セットされ、テストデータアドレス１１９は０になる。
カウンタ値１１６が負の値を示しているため、データ比
較信号１１８にＯが出力され、スキャンデータ比較回路
１０５はスキャンデータ比較結果１２６にＯを出力する
。また、テストデータマスク回路１０８はテストデータ
１２０をスキャンデータ１２１に出力する。
較信号１１８にＯが出力され、スキャンデータ比較回路
１０５はスキャンデータ比較結果１２６にＯを出力する
。また、テストデータマスク回路１０８はテストデータ
１２０をスキャンデータ１２１に出力する。
システムクロック１１４が３周期入ると、カウンタ１０
２の値は０となり、スキャンデータ制御回路１０３は再
びアドレス及びエラー表示レジスタリセット信号１１７
を出力し、テストデータアドレス１１９を０にする。
２の値は０となり、スキャンデータ制御回路１０３は再
びアドレス及びエラー表示レジスタリセット信号１１７
を出力し、テストデータアドレス１１９を０にする。
カウンタ値１１６がＯ以」二の値となったため、データ
比較信号１１８に１が出力され、テストデータマスク回
路１．０８はスキャンデータにＯを出力する。
比較信号１１８に１が出力され、テストデータマスク回
路１．０８はスキャンデータにＯを出力する。
スキャンデータ比較回路１０５はデータ比較信号１１８
が１になったため、レジスタ１出力データ１２２とテス
トデータ１２０との比較を行い、結果を出力する。
が１になったため、レジスタ１出力データ１２２とテス
トデータ１２０との比較を行い、結果を出力する。
システムクロック１１４が３周期入り、カウンタ値１１
６とスキャンパスビット長１１３が等しくなると、スキ
ャンパス試験終了報告１３０を出力する。この時点まで
に、スキャンデータとテストデータの間に１ビット以上
の相違があった場合、エラー表示レジスタ１０４の出力
のスキャンパスエラー信号１２５に１が出力され、エラ
ーがあったことを報告する。
６とスキャンパスビット長１１３が等しくなると、スキ
ャンパス試験終了報告１３０を出力する。この時点まで
に、スキャンデータとテストデータの間に１ビット以上
の相違があった場合、エラー表示レジスタ１０４の出力
のスキャンパスエラー信号１２５に１が出力され、エラ
ーがあったことを報告する。
以」ユ説明したように本発明は、スキャンパス試験回路
を各スキャンパス毎に設けることにより、各スキャンパ
スが独立していスキャンパス試験を行うため、複数のス
キャンパスを同時に試験することができ、診断制御装置
の処理時間を短縮できる効果がある。
を各スキャンパス毎に設けることにより、各スキャンパ
スが独立していスキャンパス試験を行うため、複数のス
キャンパスを同時に試験することができ、診断制御装置
の処理時間を短縮できる効果がある。
また、診断制御装置のファームウェアがテストデータの
準備や、スキャンデータとテストデータの比較をしなく
ても良いため、ファームウェアのコーディング量を削減
できる効果がある。
準備や、スキャンデータとテストデータの比較をしなく
ても良いため、ファームウェアのコーディング量を削減
できる効果がある。
第１図は本発明の一実施例のブロック図である。
１０１・・・２の補数を作る演算器、１０２・・・カウ
ンタ、１０３・・・スキャンデータ制御回路、１０４・
・・エラー表示レジスタ、１０５・・・スキャンデータ
比較回路、１０６・・・アドレス生成回路、１０７・・
・テストデータ記憶装置、１０８・・・テストデータマ
スク回路、１０９・・・レジスタ（１）、１．１０・・
・レジスタ（２）、１１１・・・レジスタ（３）、１１
２・・・スキャンパス試験モード信号、１１３・・・ス
キャンパスピッｌ−長、１１４−・・システムクロック
、１１５・・・スキャンパスビット長の２の補数、１１
６・・・カウンタ値、１１７・・・アドレス及びエラー
表示レジスタリセット信号、１１８・・・データ比較信
号、１１９・・・テストデータアドレス、１２０・・・
テストデータ、１２１・・・スキャンデータ、１２２・
・・レジスタ（１）データ出力、１２３・・・レジスタ
（２）データ出力、１２４・・・レジスタ（３）データ
出力、１２５・・・スキャンパスエラー信号、１２６・
・・スキャンデータ比較結果、１２７・・・レジスタ（
１）入力データ、１２８・・・レジスタ（２）入力デー
タ、１２９・・・レジスタ（３）入力データ、１３０・
・・スキャンパス試験終了報告。
ンタ、１０３・・・スキャンデータ制御回路、１０４・
・・エラー表示レジスタ、１０５・・・スキャンデータ
比較回路、１０６・・・アドレス生成回路、１０７・・
・テストデータ記憶装置、１０８・・・テストデータマ
スク回路、１０９・・・レジスタ（１）、１．１０・・
・レジスタ（２）、１１１・・・レジスタ（３）、１１
２・・・スキャンパス試験モード信号、１１３・・・ス
キャンパスピッｌ−長、１１４−・・システムクロック
、１１５・・・スキャンパスビット長の２の補数、１１
６・・・カウンタ値、１１７・・・アドレス及びエラー
表示レジスタリセット信号、１１８・・・データ比較信
号、１１９・・・テストデータアドレス、１２０・・・
テストデータ、１２１・・・スキャンデータ、１２２・
・・レジスタ（１）データ出力、１２３・・・レジスタ
（２）データ出力、１２４・・・レジスタ（３）データ
出力、１２５・・・スキャンパスエラー信号、１２６・
・・スキャンデータ比較結果、１２７・・・レジスタ（
１）入力データ、１２８・・・レジスタ（２）入力デー
タ、１２９・・・レジスタ（３）入力データ、１３０・
・・スキャンパス試験終了報告。
Claims (1)
- 情報処理装置内の複数のレジスタから構成されるスキャ
ンパスと、前記スキャンパスを構成するレジスタのビッ
ト数がセットされるカウンタと、テストデータを保持し
ている記憶装置と、前記テストデータとスキャンパス出
力を比較する比較回路と、比較結果を保持するエラー表
示レジスタと、スキャンパス試験モード信号と前記カウ
ンタの値によりスキャンパス試験動作を制御する制御回
路とを複数個含むことを特徴とするスキャンパス試験回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185810A JPH0477836A (ja) | 1990-07-13 | 1990-07-13 | スキャンパス試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185810A JPH0477836A (ja) | 1990-07-13 | 1990-07-13 | スキャンパス試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0477836A true JPH0477836A (ja) | 1992-03-11 |
Family
ID=16177290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185810A Pending JPH0477836A (ja) | 1990-07-13 | 1990-07-13 | スキャンパス試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0477836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185250B2 (en) * | 1998-02-18 | 2007-02-27 | Texas Instruments Incorporated | Tap with separate scan cell in series with instruction register |
-
1990
- 1990-07-13 JP JP2185810A patent/JPH0477836A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185250B2 (en) * | 1998-02-18 | 2007-02-27 | Texas Instruments Incorporated | Tap with separate scan cell in series with instruction register |
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