JPS62216048A

JPS62216048A - プロセツサの暴走検出方式

Info

Publication number: JPS62216048A
Application number: JP61058219A
Authority: JP
Inventors: Hironori Kotano; 小太乃　裕基; Koichi Harigaya; 針ケ谷　晃一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-03-18
Filing date: 1986-03-18
Publication date: 1987-09-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕相互に独立した２種のプログラムを交互に並行して実行
するプロセッサにおいて、これらのプログラムの各々に
、外部へパルスを出力する命令を書込んだステップを含
ませておく。このプロセッサに、上記パルスが各プログ
ラム対応で交互に出現することを監視するパルス監視回
路を設け、その交互性が保たれなくなったとき、プロセ
ッサの暴走を検出する。

〔産業上の利用分野〕

１つのプロセッサが第Ｉのプログラムおよび第２のプロ
グラムを交互に実行する場合において、該プロセッサに
暴走が生じたときにこれを検出するための方式に関する
。

Ｌつのプロセッサが第１および第２のプログラムからな
る２系統の処理を、命令サイクルに従って順次交互に実
行するというシステムが存在する。

−例を挙げると通信用ＬＳＩを有する通信システムがあ
る。この通信用ＬＳＩはプロセッサを中核として構成さ
れ、ディジタルサービスユニット（ＤＳＵ）に内蔵され
る。このＤＳＵは回線終端機能を備えるもので、端末装
置と加入者線との間のインタフェースとなる。このよう
なりＳＵ内のプロセッサは、端末装Ｗ＠に対する処理を
行う第１のプログラムと、加入者線側に対する処理を行
う第２のプログラムとを有しなければならず、しかもこ
れら第１および第２のプログラムを命令サイクル順に順
次交互に実行しなければならない。

〔従来の技術〕

上述した形式のプロセッサ（ＬＳＩ）は今後益々多用さ
れると考えられるが、その信頼性については現在十分検
討されていない。この信頼性を確保する１つの着眼とし
て本発明では“暴走検出”を取扱うものとする。この分
野が未だ新しいこともあって、確立した暴走検出手法は
提案されていない。

〔発明が解決しようとする問題点〕

上記プロセッサの信頼性を確保する上で、該プロセッサ
に暴走が発生してはならないことは当然である。ところ
が実地検証してみるとある種の暴走が起こり得ることが
判明した。これはプログラムの飛び込み現象である。す
なわち、例えば第２のプログラムを実行すべき命令サイ
クルにおいて第１のプログラムを再度実行してしまい、
第２のプログラムの実行を停止してしまうという現象で
ある。ここに本来のプログラム実行の交互性が失われ、
暴走となるという問題点を生ずる。しかもこの問題点の
発注要因を追究すると、次の２点が確かめられる。

第１は当該プロセッサを拾載したパネルの若干の挿脱等
によりノイズが発生し、これによってインストラクショ
ンレジスタ（ＩＲ）の内容が変わってしまうこと。

第２は１ｉ源電圧の変動によって、同様にその内容が変
わってしまうこと、である。これらの発生要因は完全に
は排除しえないものであるから、結果として現れた暴走
を迅速に検出し、さらにプロセッサを初期化することが
必要である。

〔問題点を解決するための手段〕

第１図は本発明を適用したシステムの原理構成を示す図
である。本図において、１１はプロセッサであり、相互
に独立した第１のプログラム（プログラムりおよび第２
のプログラム（プログラム■）によって、２系統の処理
を同時に行う。その処理の実行は命令サイクル順に交互
に行う。第１のプログラムＩには外部（例えば出力ポー
トＥＢＯから）へパルスを出力するための命令を書込ん
だステップが予め挿入される。同様に第２のプログラム
Ｈにも、外部（例えば出力ポートＥＢ１から）へパルス
を出力するための命令を書込んだステップが予め挿入さ
れる。

プロセッサ１１の出力ポートＥＢＯおよびＥＢｌから出
力される外部へのパルスはともに、パルス監視回路１２
に入力される。これらパルスに異常があれば、暴走検出
信号Ｘを出力する。この暴走検出信号Ｘは、例えば、プ
ロセッサ１１のリセットを行う。

〔作　用〕

プログラム■および■が交互に実行されるという前捷か
らして、出力ポートＥＢＯおよびＥＢＩからの各パルス
、すなわち第１のパルスＰ１および第２のパルスＰ２は
交互に現れなければならない。この交互性を監視するの
がパルス監視回路１２であり、パルスＰ１の連続または
パルスＰ２の連続となってその交互性が失われたことを
検知したとき、プロセッサ１１に暴走が発生したことを
検出する。

〔実施例ゴ第２図は本発明に基づくプロセッサの使用形態の一例を
示す図である。本図において、プロセッサＩＩは例えば
ディジタルサービスユニット■のうち、Ｉは端末装置側
の処理に供され、■は加入者側の処理に供される。プロ
セッサ１１が正常である限り、第１のパルスＰ１と第２
のパルスＰ２は交互に外部へ出力され、パルス監視回路
１２へ入力される。

第３図はプロセッサの内部構成を示す図であり、時系列
的に表している。本図の右側はプログラム領域であり、
プログラム■とプログラム■がそれぞれのアドレスＣＡ
　Ｄ）対応でリードオンリメモリＲＯＭにストアされて
いる。特にハツチングを付したステップは第１のパルス
Ｐ１および第２のパルスＰ２を出力するための命令が書
込んである。

これらプログラムの読出し順序はシーケンサＳＥＱが側
御する。続出したプログラムはインストラクションレジ
スタＩＲにおいて一時格納する。この間、時系列的には
、例えばプログラムＩ側の命令（ｒＮ、＋）を読出すサ
イクルとなる。

インストラクションレジスタＩＲの命令をデコーダＤＥ
Ｃにてデコードし、処理（１）を行うが、これは例えば
プログラム■側の命令〔■イ〕を実行するサイクル（実
行（１））となる。

いわゆるパイプライン処理が行われているので、処理（
１）の結果は一旦り形フリップフロップＤ−ＦＦに記憶
され、プログラム！側の命令（ｒＨ）に基づく処理（２
）の実行サイクル（実行（２））に供される。なお、Ｃ
ＬＫはクロックである。また信号ＴＳＴは、命令を順次
インクリメントするが、サブルーチンに入るかを指示す
る。

第４図は第３図のシーケンスを描き表したタイムチャー
トである０本図の最上欄にある’ｒｌ、Ｔ’！。

Ｔ、・・・は命令サイクルを示す。また、上欄はプロダ
ラムｒ側のサイクル、中欄はプログラム■側のサイクル
、下欄はプログラムＩおよび■の切替信号（ＸＣＩＩＧ
）をそれぞれ示す。

第５図はパルス監視回路の一例を示す回路図である。本
図において、パルス監視回路１２の主要部をなすのは第
１のカウンタ３１および第２のカウンタ３２である。な
お、２１１〜２１３および２２１〜２２３はＤフリップ
フロップを表す、またプロセッサ１１に付されたＭＣＫ
およびＸＲＳＴばそれぞれマスタークロック入力端子お
よびリセット端子であり、ＭＣＫ　’はマスククロック
信号、ＲＳＴ　’は外部リセット信号、例えばパワーオ
ンリセット信号であり、ＰＣＣＫはプログラムカウンタ
クロックである。

第１のカウンタ３１は、暴走によってパルスＰ２が発生
せずパルスＰ１のみが連続して発生したときにカウント
アツプを続け、カウントオーバーしてキャリーＣ１を出
力する。同様に、第２のカウンタ３２は、暴走によって
パルスＰＬが発生せずパルスＰ２のみが連続して発生し
たときにカウントアツプを続け、カウントオーバーして
キャリーＣ２を出力する。したがってキャリーＣＩまた
はＣ２が出力されたときが暴走発生時であり、ＯＲゲー
トおよびＮＯＲゲートを通してプロセッサ１１をリセッ
トする。

正常時はパルスＰ１によってフリップフロップ２１１を
セットするとともにフリップフロップ２２１をリセット
し、次に現れるパルスＰ２によってフリップフロップ２
２１をセットするとともにフリップフロップ２１１をリ
セットする。以後はこの動作の繰り返しである。つまり
、正常時はＰｌとＰ２が互いに他を相殺し合う。この結
果、カウンタ３１もカウンタ３２もカウントア・ノブし
ない。したがってキャリーは出力されない。本図の回路
動作はタイムチャートを参照すると一層明確となる。

第６図はプロセッサが正常であるときのパルス監視回路
の動作を示すタイムチャートである。なお、本図の左欄
には、第５図の各部に付された記号を付しており、ａ　
ｗ　ｆは第５図のａ−ｆに現れる信号と対応している。

その他の記号は既に説明ずみである。このことは後述す
る第７図においても同様である。本図より明らかなとお
り、プロセッサ１１の正常時には、パルスＰＩおよびＰ
２が交互に規則正しく出力され、信号ａも信号すも出力
されて対応するカウンタ３１および３２を駆動するが（
ｌＦ、Ｎ端子を“Ｈ”）、必ず信号Ｃおよび信号ｄが出
力されて、カウンタ３１および３２の内容を零クリアす
る（ＣＬＲ端子を“Ｌ”）。かくしてキャリーＣＩもＣ
２も発生しない。

第７図はプロセッサが暴走したときのパルス監視回路の
動作を示すタイムチャートであり、図の見方は第６図の
場合と同じである。本例では、プログラム■がプログラ
ム■に飛び込むことにより暴走が生ずる場合を示す。す
なわち、パルスＰ２が発生せずパルスＰ１のみが連続し
て発生する。

この結果、信号ａが出力され放しとなり、信号すは断と
なる。したがって、第１のカウンタ３１はカウントアツ
プし続け、ついにはカウントオーバーしてキャリーＣＩ
を送出する。このキャリーＣ１は信号ｆとしてプロセッ
サ１１をリセットする。あるいはキャリーＣＩ（あるい
はＣ２）をもって外部へのアラーム信号としてもよい。

〔発明の効果〕

以上説明したように本発明によれば、２系統の処理が別
々に且つ交互に実行されるプロセッサにおける暴走、す
なわち、当該交互性の喪失を−早く検知することができ
る。

【図面の簡単な説明】

第１図は本発明を適用したシステムの原理構成を示す図
。第２図は本発明に基づくプロセッサの使用形態の一例を
示す図。第３図はプロセッサの内部構成を示す図。第４図は第３図のシーケンスを描き表したタイムチャー
ト。第５図はパルス監視回路の一例を示す回路図。第６図はプロセッサが正常であるときのパルス監視回路
の動作を示すタイムチャート。第７図はプロセッサが暴走したときのパルス監視回路の
動作を示すタイムチャートである。１１・・・プロセッサ、　　　１２・・・パルス監視回
路、３１・・・第１のカウンタ、３２・・・第２のカウ
ンタ、Ｐｌ・・・第１のパルス、　Ｐ２・・・第２のパ
ルス、ＣＩ、Ｃ２・・・キャリー。

Claims

【特許請求の範囲】

１．相互に独立した第１のプログラムおよび第２のプロ
グラムを、命令サイクル順に交互に実行するプロセッサ
（１１）において、前記第１および第２のプログラムの各々に、前記プロセ
ッサ（１１）の外部にパルスを送出するための命令を書
込んだステップを予め挿入しておくとともに、前記第１
および第２のプログラムにそれぞれ対応して出力される
各前記パルスを受信して、各該パルスの出現の交互性を
監視するパルス監視回路（１２）を設け、該パルス監視
回路（１２）においてその交互性が失われたことを検知
したとき、前記プロセッサ（１１）に暴走が発生したこ
とを検出することを特徴とするプロセッサの暴走検出方
式。
２．前記第１のプログラムに対応して出力される第１の
前記パルスを入力としてカウントアップし、前記第２の
プログラムに対応して出力される第２の前記パルスを入
力したとき零クリアされる第１のカウンタ（３１）と、前記第２のパルスを入力としてカウントアップし、前記
第１のパルスを入力したとき零クリアされる第２のカウ
ンタ（３２）とから前記パルス監視回路（１２）を構成
し、該第１および第２のカウンタ（３１，３２）のいず
れか一方からキャリー（ＣＩ，Ｃ２）が出力されたとき
、前記の交互性が失われたことを検知する特許請求の範
囲第１項記載の暴走検出方式。