JP4469106B2 - Ｃｐｕ異常監視装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵにより制御を行う機器において、高い信頼度を得るポート制御方法に関する。
【０００２】
【従来の技術】
図２は、従来のポート制御方法における構成図を示す。
【０００３】
図２に示すように、この従来のポート制御方法は、メインＣＰＵ２とサブＣＰＵ１から成る制御回路において、サブＣＰＵ１がメインＣＰＵ２の動作を監視し、異常時にはサブＣＰＵ１のポート１１に接続されたリセット回路９により、メインＣＰＵ２にリセットをかけるものである。
【０００４】
サブＣＰＵ１は、動作監視信号３を用いてメインＣＰＵ２の動作を監視し、異常があった場合にはポート１１の出力をＨレベルとして、トランジスタ４をＯＮさせ、メインＣＰＵ２にリセットをかける。このような構成により、外部に専用の監視機能を設けることなく、サブＣＰＵ１の一部機能としてメインＣＰＵ２の監視機能を構成し、回路の簡略化を図っている。
【０００５】
しかしながら、サブＣＰＵ１は、故障や外部要因などにより暴走する場合があり、サブＣＰＵ１が暴走した場合ポート１１が意図しない動作となり、誤ってリセット信号を発生し、正常であるメインＣＰＵ２をリセットしてしまう可能性がある。具体的には、サブＣＰＵ１のＩ／Ｏレジスタ領域をランダムに書き換えてしまい、ポート１１の出力が誤ってＨレベルとなり、トランジスタ４がＯＮしてメインＣＰＵ２にリセットをかける場合などである。
【０００６】
図３は、図２に示す従来のポート制御方法の改善例における構成図を示す。
【０００７】
図３に示すように、この従来のポート制御方法は、論理回路５を設け、ポート１１およびポート１２の論理組み合わせによりリセット信号を発生させるものであり、サブＣＰＵ１が正常でポート１１がＬレベルのときにポート１２がＨレベルとなったときのみリセット信号を発生させるものである。
【０００８】
しかしながら、この従来のポート制御方法においても２本のポート１１、１２が出力設定になっているため、対応するポートレジスタに誤った値が書き込まれると、やはり誤ってリセット信号を発生する可能性がある。そこで、サブＣＰＵ１が誤動作しても誤った出力（前記例で言えばリセット信号）を発生しないポート制御方法の実現が強く望まれている。
【０００９】
【発明が解決しようとする課題】
本発明は、このような従来の問題を解決するためになされたもので、ＣＰＵが誤動作しても誤った出力の発生を確実に防止するポート制御方法を提供するものである。
【００１０】
【課題を解決するための手段】
本発明のＣＰＵ異常監視装置は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するＣＰＵ異常監視装置において、前記他方のＣＰＵは、プルアップ処理された第一のリセット制御信号の信号線とプルダウン処理された第二のリセット制御信号の信号線とが入出力の切り替えが可能な複数のポートに接続されており、前記一方のＣＰＵが異常と判定された時に、前記複数のポートを入力ポートから出力ポートに切り替え、前記プルアップ処理された第一のリセット信号の信号線にＬＯＷ信号を出力し、かつ、前記プルダウン処理された第二のリセット信号の信号線にＨＩＧＨ信号を出力することにより前記一方のＣＰＵにリセット信号を出力することとした。
【００１１】
従って、本構成によれば、ＣＰＵが暴走してポート出力レジスタに異常値を書き込んでも、通常は入力ポート設定となっておりポート端子はハイインピーダンス状態となっているため、誤った出力の発生を防止することができる。
【００１２】
また、前記複数の信号線のプルアップまたはプルダウン処理は、前記複数のポートの端子がハイインピーダンス状態のとき、前記特定の論理組み合わせは前記複数の各信号線の論理が逆となるように設定することとした。
【００１３】
従って、ポートに接続されたプルアップもしくはプルダウン抵抗により、このポートに接続された信号線は所望の論理信号を得るための特定の論理組み合わせとは逆の論理となっているため、誤った出力の発生を確実に防止することができる。
【００１４】
さらに、前記複数のポートは、Ｉ／Ｏアドレスが異なる前記複数のポートレジスタによって制御されることとした。
【００１５】
従って、２つのポート方向設定レジスタ、複数のレジスタが操作され、誤った出力の発生を確実に防止することができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を用いて説明する。
【００１７】
図１は、本発明の一実施形態のポート制御方法における構成図を示す。
【００１８】
図１に示すように、この本発明の一実施形態のポート制御方法では、サブＣＰＵ１は、監視ライン３によってメインＣＰＵ２を監視し、また、メインＣＰＵ２へのリセット信号出力のため、ポート１１、ポート１２にはそれぞれ信号線６、信号線７が接続され、さらに論理回路５に接続されている。
【００１９】
論理回路５の出力論理信号がＨレベルとなった場合、トランジスタ４がＯＮし、リセット信号８がＬレベルとなってメインＣＰＵ２にリセットがかかる。
【００２０】
ポート１１、ポート１２は入力／出力の切り替えが可能なポートであり、入力／出力の指定はそのポートに対応するポート方向レジスタによって行われる。出力ポート設定であった場合の出力信号論理は、同じく対応するポートレジスタによって行われる。
【００２１】
ポート方向レジスタが出力指定であった場合、そのポートは対応するポートレジスタに設定された論理に従い、ポート１１、１２に信号を出力する。ポート方向レジスタが入力設定であった場合は、ポート１１、１２の端子はハイインピーダンス状態となる。
【００２２】
また、ポート１１に接続される信号線６はプルアップ抵抗２０によってプルアップ処理されており、同様にポート１２に接続される信号線７はプルダウン抵抗２１によってプルダウン処理されており、通常はポート１１、ポート１２は入力ポート設定、すなわちハイインピーダンス状態であるので、プルアップ抵抗２０もしくはプルダウン抵抗２１の作用により、信号線６の論理はＨレベル、信号線７の論理はＬレベルとなり論理回路５の出力論理信号はＨレベルとなっている。
【００２３】
メインＣＰＵ２にリセットをかけるためにトランジスタ４をＯＮする。すなわち論理回路５の出力論理回路をＨレベル論理とするためには、信号線６の論理をＬレベル、信号線７の論理をＨレベルとする必要があるが、サブＣＰＵ１のポ−トがハイインピーダンス状態となっている場合には各信号線６、７の論理が逆に設定されていることになる。
【００２４】
メインＣＰＵ２の動作が異常と判断された場合、サブＣＰＵ１はボ一卜１１、ポート１２を出力ポート設定とし、ポート１１からＬレベル論理の信号、ポート１２からＨレベル論理の信号を出力する。その結果、論理回路５の出力論理はＨレベルとなり、トランジスタ４がＯＮしてメインＣＰＵ２がリセットされる。
【００２５】
仮に、暴走によってポート１１に対応するポートレジスタにＬレベルとなるような設定がされても、対応するポート方向レジスタが入力設定であれば、ポート１１はハイインピーダンス状態を保ち、信号線６はプルアップ抵抗２０によってＨレベル論理となるため、論理回路５の出力論理を必ずＬレベルとするため誤動作は生じない。ポート１２についても同様に信号線７はプルダウン抵抗２１によってＬレベル論理となるため、論理回路５の出力論理を必ずＬレベルとする。
【００２６】
表１は、以上述べた動作状況を示す。
【００２７】
【表１】
【００２８】
さらに、ポート１１、ポート１２に対応するポートレジスタ、ポート方向設定レジスタのＩ／Ｏアドレスがそれぞれ別のアドレスであれば、アドレスの異なる４つのレジスタに有効な値を書き込む必要があり、サブＣＰＵ１の暴走時に誤ってメインＣＰＵ２へのリセット出力を行う可能性は極めて低い。
【００２９】
なお、サブＣＰＵ１が暴走するときには、ポート１１とポート１２が同時にＨレベル論理またはＬレベル論理の信号を出力する可能性が高いことを想定してポート１１とポート１２が異なる論理でメインＣＰＵ２にリセットをかけるようにせずともポート１１とポート１２をともにそれぞれプルアップ処理し、ポート１１とポート１２から同時にＬレベル論理の信号が出力された場合に論理回路５からＨレベル論理の信号を出力したり、あるいはポート１１とポート１２をともにそれぞれプルダウン処理し、ポート１１とポート１２から同時にＨレベル論理の信号が出力された場合に論理回路５からＨレベル論理の信号を出力してもよく、この場合にサブＣＰＵ１が暴走などにより誤作動してポート１１やポート１２に期待しない値が出力されても出力がハイインピーダンスであることによって論理回路５からＬレベル論理の信号が出力されるので、メインＣＰＵ２にリセットをかけることを避けることができる。
【００３０】
なお、前記実施例では、リセット信号を出力することを目的とした制御回路例としたが、サブＣＰＵ１によって制御され、かつサブＣＰＵ１が暴走により誤動作した際に誤った動作をさせたくない信号について、本発明を応用することも可能である。
【００３１】
以上、本発明のポート制御方法によれば、サブＣＰＵ１による信号出力の信頼性を、簡単な回路構成で大幅に向上することができる。
【００３２】
【発明の効果】
本発明のポート制御方法は、入力／出力の切り替えが可能な複数のポートを有するＣＰＵと、前記複数のポートにそれぞれ接続しプルアップまたはプルダウンの処理がされた複数の信号線と、前記複数の信号線により伝達される信号が特定の論理組み合わせになった時に予め定めた所望の出力が得られる論理回路とにより、通常は前記複数のポートを入力ポート設定とし、予め定めた特定の場合に前記複数のポートを出力ポート設定として前記特定の論理組み合わせとなる信号を前記ＣＰＵより出力して前記予め定めた所望の出力を前記論理回路より得るものである。
【００３３】
従って、本発明によれば、ＣＰＵが暴走してポート出力レジスタに異常値を書き込んでも、通常は入力ポート設定となっておりポート端子はハイインピーダンス状態となっているため、誤った出力の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のポート制御方法における構成図
【図２】従来のポート制御方法における構成図
【図３】従来のポート制御方法の改善例における構成図
【符号の説明】
１ サブＣＰＵ
２ メインＣＰＵ
３ 監視ライン
４ トランジスタ
５ 論理回路
６ 信号線
７ 信号線
８ リセット信号
１１ ポート
１２ ポート
２０ プルアップ抵抗
２１ プルダウン抵抗
【発明の属する技術分野】
本発明は、ＣＰＵにより制御を行う機器において、高い信頼度を得るポート制御方法に関する。
【０００２】
【従来の技術】
図２は、従来のポート制御方法における構成図を示す。
【０００３】
図２に示すように、この従来のポート制御方法は、メインＣＰＵ２とサブＣＰＵ１から成る制御回路において、サブＣＰＵ１がメインＣＰＵ２の動作を監視し、異常時にはサブＣＰＵ１のポート１１に接続されたリセット回路９により、メインＣＰＵ２にリセットをかけるものである。
【０００４】
サブＣＰＵ１は、動作監視信号３を用いてメインＣＰＵ２の動作を監視し、異常があった場合にはポート１１の出力をＨレベルとして、トランジスタ４をＯＮさせ、メインＣＰＵ２にリセットをかける。このような構成により、外部に専用の監視機能を設けることなく、サブＣＰＵ１の一部機能としてメインＣＰＵ２の監視機能を構成し、回路の簡略化を図っている。
【０００５】
しかしながら、サブＣＰＵ１は、故障や外部要因などにより暴走する場合があり、サブＣＰＵ１が暴走した場合ポート１１が意図しない動作となり、誤ってリセット信号を発生し、正常であるメインＣＰＵ２をリセットしてしまう可能性がある。具体的には、サブＣＰＵ１のＩ／Ｏレジスタ領域をランダムに書き換えてしまい、ポート１１の出力が誤ってＨレベルとなり、トランジスタ４がＯＮしてメインＣＰＵ２にリセットをかける場合などである。
【０００６】
図３は、図２に示す従来のポート制御方法の改善例における構成図を示す。
【０００７】
図３に示すように、この従来のポート制御方法は、論理回路５を設け、ポート１１およびポート１２の論理組み合わせによりリセット信号を発生させるものであり、サブＣＰＵ１が正常でポート１１がＬレベルのときにポート１２がＨレベルとなったときのみリセット信号を発生させるものである。
【０００８】
しかしながら、この従来のポート制御方法においても２本のポート１１、１２が出力設定になっているため、対応するポートレジスタに誤った値が書き込まれると、やはり誤ってリセット信号を発生する可能性がある。そこで、サブＣＰＵ１が誤動作しても誤った出力（前記例で言えばリセット信号）を発生しないポート制御方法の実現が強く望まれている。
【０００９】
【発明が解決しようとする課題】
本発明は、このような従来の問題を解決するためになされたもので、ＣＰＵが誤動作しても誤った出力の発生を確実に防止するポート制御方法を提供するものである。
【００１０】
【課題を解決するための手段】
本発明のＣＰＵ異常監視装置は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するＣＰＵ異常監視装置において、前記他方のＣＰＵは、プルアップ処理された第一のリセット制御信号の信号線とプルダウン処理された第二のリセット制御信号の信号線とが入出力の切り替えが可能な複数のポートに接続されており、前記一方のＣＰＵが異常と判定された時に、前記複数のポートを入力ポートから出力ポートに切り替え、前記プルアップ処理された第一のリセット信号の信号線にＬＯＷ信号を出力し、かつ、前記プルダウン処理された第二のリセット信号の信号線にＨＩＧＨ信号を出力することにより前記一方のＣＰＵにリセット信号を出力することとした。
【００１１】
従って、本構成によれば、ＣＰＵが暴走してポート出力レジスタに異常値を書き込んでも、通常は入力ポート設定となっておりポート端子はハイインピーダンス状態となっているため、誤った出力の発生を防止することができる。
【００１２】
また、前記複数の信号線のプルアップまたはプルダウン処理は、前記複数のポートの端子がハイインピーダンス状態のとき、前記特定の論理組み合わせは前記複数の各信号線の論理が逆となるように設定することとした。
【００１３】
従って、ポートに接続されたプルアップもしくはプルダウン抵抗により、このポートに接続された信号線は所望の論理信号を得るための特定の論理組み合わせとは逆の論理となっているため、誤った出力の発生を確実に防止することができる。
【００１４】
さらに、前記複数のポートは、Ｉ／Ｏアドレスが異なる前記複数のポートレジスタによって制御されることとした。
【００１５】
従って、２つのポート方向設定レジスタ、複数のレジスタが操作され、誤った出力の発生を確実に防止することができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を用いて説明する。
【００１７】
図１は、本発明の一実施形態のポート制御方法における構成図を示す。
【００１８】
図１に示すように、この本発明の一実施形態のポート制御方法では、サブＣＰＵ１は、監視ライン３によってメインＣＰＵ２を監視し、また、メインＣＰＵ２へのリセット信号出力のため、ポート１１、ポート１２にはそれぞれ信号線６、信号線７が接続され、さらに論理回路５に接続されている。
【００１９】
論理回路５の出力論理信号がＨレベルとなった場合、トランジスタ４がＯＮし、リセット信号８がＬレベルとなってメインＣＰＵ２にリセットがかかる。
【００２０】
ポート１１、ポート１２は入力／出力の切り替えが可能なポートであり、入力／出力の指定はそのポートに対応するポート方向レジスタによって行われる。出力ポート設定であった場合の出力信号論理は、同じく対応するポートレジスタによって行われる。
【００２１】
ポート方向レジスタが出力指定であった場合、そのポートは対応するポートレジスタに設定された論理に従い、ポート１１、１２に信号を出力する。ポート方向レジスタが入力設定であった場合は、ポート１１、１２の端子はハイインピーダンス状態となる。
【００２２】
また、ポート１１に接続される信号線６はプルアップ抵抗２０によってプルアップ処理されており、同様にポート１２に接続される信号線７はプルダウン抵抗２１によってプルダウン処理されており、通常はポート１１、ポート１２は入力ポート設定、すなわちハイインピーダンス状態であるので、プルアップ抵抗２０もしくはプルダウン抵抗２１の作用により、信号線６の論理はＨレベル、信号線７の論理はＬレベルとなり論理回路５の出力論理信号はＨレベルとなっている。
【００２３】
メインＣＰＵ２にリセットをかけるためにトランジスタ４をＯＮする。すなわち論理回路５の出力論理回路をＨレベル論理とするためには、信号線６の論理をＬレベル、信号線７の論理をＨレベルとする必要があるが、サブＣＰＵ１のポ−トがハイインピーダンス状態となっている場合には各信号線６、７の論理が逆に設定されていることになる。
【００２４】
メインＣＰＵ２の動作が異常と判断された場合、サブＣＰＵ１はボ一卜１１、ポート１２を出力ポート設定とし、ポート１１からＬレベル論理の信号、ポート１２からＨレベル論理の信号を出力する。その結果、論理回路５の出力論理はＨレベルとなり、トランジスタ４がＯＮしてメインＣＰＵ２がリセットされる。
【００２５】
仮に、暴走によってポート１１に対応するポートレジスタにＬレベルとなるような設定がされても、対応するポート方向レジスタが入力設定であれば、ポート１１はハイインピーダンス状態を保ち、信号線６はプルアップ抵抗２０によってＨレベル論理となるため、論理回路５の出力論理を必ずＬレベルとするため誤動作は生じない。ポート１２についても同様に信号線７はプルダウン抵抗２１によってＬレベル論理となるため、論理回路５の出力論理を必ずＬレベルとする。
【００２６】
表１は、以上述べた動作状況を示す。
【００２７】
【表１】
さらに、ポート１１、ポート１２に対応するポートレジスタ、ポート方向設定レジスタのＩ／Ｏアドレスがそれぞれ別のアドレスであれば、アドレスの異なる４つのレジスタに有効な値を書き込む必要があり、サブＣＰＵ１の暴走時に誤ってメインＣＰＵ２へのリセット出力を行う可能性は極めて低い。
【００２９】
なお、サブＣＰＵ１が暴走するときには、ポート１１とポート１２が同時にＨレベル論理またはＬレベル論理の信号を出力する可能性が高いことを想定してポート１１とポート１２が異なる論理でメインＣＰＵ２にリセットをかけるようにせずともポート１１とポート１２をともにそれぞれプルアップ処理し、ポート１１とポート１２から同時にＬレベル論理の信号が出力された場合に論理回路５からＨレベル論理の信号を出力したり、あるいはポート１１とポート１２をともにそれぞれプルダウン処理し、ポート１１とポート１２から同時にＨレベル論理の信号が出力された場合に論理回路５からＨレベル論理の信号を出力してもよく、この場合にサブＣＰＵ１が暴走などにより誤作動してポート１１やポート１２に期待しない値が出力されても出力がハイインピーダンスであることによって論理回路５からＬレベル論理の信号が出力されるので、メインＣＰＵ２にリセットをかけることを避けることができる。
【００３０】
なお、前記実施例では、リセット信号を出力することを目的とした制御回路例としたが、サブＣＰＵ１によって制御され、かつサブＣＰＵ１が暴走により誤動作した際に誤った動作をさせたくない信号について、本発明を応用することも可能である。
【００３１】
以上、本発明のポート制御方法によれば、サブＣＰＵ１による信号出力の信頼性を、簡単な回路構成で大幅に向上することができる。
【００３２】
【発明の効果】
本発明のポート制御方法は、入力／出力の切り替えが可能な複数のポートを有するＣＰＵと、前記複数のポートにそれぞれ接続しプルアップまたはプルダウンの処理がされた複数の信号線と、前記複数の信号線により伝達される信号が特定の論理組み合わせになった時に予め定めた所望の出力が得られる論理回路とにより、通常は前記複数のポートを入力ポート設定とし、予め定めた特定の場合に前記複数のポートを出力ポート設定として前記特定の論理組み合わせとなる信号を前記ＣＰＵより出力して前記予め定めた所望の出力を前記論理回路より得るものである。
【００３３】
従って、本発明によれば、ＣＰＵが暴走してポート出力レジスタに異常値を書き込んでも、通常は入力ポート設定となっておりポート端子はハイインピーダンス状態となっているため、誤った出力の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のポート制御方法における構成図
【図２】従来のポート制御方法における構成図
【図３】従来のポート制御方法の改善例における構成図
【符号の説明】
１ サブＣＰＵ
２ メインＣＰＵ
３ 監視ライン
４ トランジスタ
５ 論理回路
６ 信号線
７ 信号線
８ リセット信号
１１ ポート
１２ ポート
２０ プルアップ抵抗
２１ プルダウン抵抗
Claims (3)
- 複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するＣＰＵ異常監視装置において、
前記他方のＣＰＵは、プルアップ処理された第一のリセット制御信号の信号線とプルダウン処理された第二のリセット制御信号の信号線とが入出力の切り替えが可能な複数のポートに接続されており、
前記一方のＣＰＵが異常と判定された時に、前記複数のポートを入力ポートから出力ポートに切り替え、前記プルアップ処理された第一のリセット信号の信号線にＬＯＷ信号を出力し、かつ、前記プルダウン処理された第二のリセット信号の信号線にＨＩＧＨ信号を出力することにより前記一方のＣＰＵにリセット信号を出力するＣＰＵ異常監視装置。 - 前記複数の信号線のプルアップまたはプルダウン処理は、前記複数のポートの端子がハイインピーダンス状態のとき、前記特定の論理組み合わせは前記複数の各信号線の論理が逆となるように設定することを特徴とする請求項１に記載のＣＰＵ異常監視装置。
- 前記複数のポートは、Ｉ／Ｏアドレスが異なる前記複数のポートレジスタによって制御されることを特徴とする請求項１に記載のＣＰＵ異常監視装置。
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|---|---|---|---|
| JP2001160776A JP4469106B2 (ja) | 2001-05-29 | 2001-05-29 | Ｃｐｕ異常監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160776A JP4469106B2 (ja) | 2001-05-29 | 2001-05-29 | Ｃｐｕ異常監視装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002351751A JP2002351751A (ja) | 2002-12-06 |
| JP2002351751A5 JP2002351751A5 (ja) | 2006-11-24 |
| JP4469106B2 true JP4469106B2 (ja) | 2010-05-26 |
Family
ID=19004140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP7070206B2 (ja) * | 2018-07-30 | 2022-05-18 | 株式会社デンソー | 車載制御装置 |
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2001
- 2001-05-29 JP JP2001160776A patent/JP4469106B2/ja not_active Expired - Fee Related
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