JPH0743892U - 出力データ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 リセット時の信号状態やモード切り換え時の
信号状態で誤動作等の不都合が発生することのない出力
データ制御回路を実現する。 【構成】 端子Ｔ１、Ｔ２にプルアップ抵抗２−１、２
−２を接続すると共にデコーダ１１の入力端子Ｉ₁ 、Ｉ
₂ を接続している。デコーダ１１の４つの出力端子Ｙ₀
〜Ｙ₃ のうち第０の出力端子Ｙ₀ からは、両入力端子Ｉ
₁ 、Ｉ₂ にＬレベルの信号が入力されたときＨレベルの
信号が現われる。第３の出力端子Ｙ₃ からは、両入力端
子Ｉ₁ 、Ｉ₂ にＨレベルの信号が入力されたときＨレベ
ルの信号が現われる。これらの出力端子Ｙ₀ 、Ｙ₃ はい
ずれのトランジスタとも接続されていない。このため、
リセット時やモード切り換え時にこれらトランジスタ４
−１、４−２が制御されることはなく、リレー５−１、
５−２の誤動作もない。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、データバス等から送られてきたパラレルなデータを出力機器等に供 給する際に使用される出力データ制御回路に関する。

【０００２】

【従来の技術】

コンピュータを利用した機器では、データバスに現われたパラレルな信号を用 いて特定の出力機器を制御するような場合、コンピュータからのコマンド等に基 づきこれらの信号の出力を制御するための出力データ制御回路（インターフェイ ス回路）が用いられている。

【０００３】 図３は従来用いられたこのような回路とその周辺回路を表わしたものである。 同図で並列入出力用素子（ＰＩＯ）１は図示しないデータバスと出力側あるいは 入力側の回路を接続するためのもので、信号の入出力を行うための複数の端子を 備えている。図では説明を簡略にするために２つの端子Ｔ１、Ｔ２のみを示して いる。この並列入出力用素子１はリセット状態ですべての端子Ｔ１、Ｔ２、…… がハイインピーダンスとなる。また信号の入出力を切り換える等のモード切換状 態ではこれらの端子Ｔ１、Ｔ２、……が一度ローレベルに設定される。信号の出 力を行う状態では、この後、所定のタイミングでこれらの端子Ｔ１、Ｔ２、…… からデータが出力され、出力機器や出力側に設けられた回路の制御が行われるこ とになる。

【０００４】 ところでこの図３の回路では、端子Ｔ１、Ｔ２にプルアップ抵抗２−１、２− ２とインバータ３−１、３−２が接続されている。インバータ３−１、３−２の 出力側には、それぞれスイッチング用のトランジスタ４−１、４−２が配置され ており、インバータ３−１、３−２の出力がＨ（ハイ）レベルのときこれらがオ ン状態となるようになっている。それぞれのトランジスタ４−１、４−２には、 リレー５−１、５−２が接続されており、それらのリレー接点６−１、６−２に よって図示しない出力機器の動作が制御されるようになっている。

【０００５】 この回路では、例えば端子Ｔ１からＬ（ロー）レベルの信号が出力されるとト ランジスタ４−１がオンとなってリレー５−１が励磁される。これによりリレー 接点６−１が閉じて、例えば第１のモータ（図示せず）が回転する。端子Ｔ１か らＨレベルの信号が出力されるようになると、リレー５−１が解磁され、第１の モータの回転が停止する。

【０００６】 端子Ｔ２についても同様であり、リレー接点６−２の開閉制御により例えば第 ２のモータ（図示せず）の回転が制御されることになる。

【０００７】 次の図４は従来の出力データ制御回路とその周辺の回路を表わしたものである 。この図４の回路は、インバータを用いていないので、端子Ｔ１、Ｔ２からＨレ ベルの信号が出力されたときトランジスタＱ４−１、４−２がオンになる。これ 以外は図３と同様である。

【０００８】

【考案が解決しようとする課題】

ところで図３および図４に示した並列入出力用素子は、リセット時にそれらの 端子Ｔ１、Ｔ２、……がハイインピーダンスとなり、モードの切り換えを行うと きこれらがＬレベルに設定される。従ってこれらの端子Ｔ１、Ｔ２、……から必 要とされるデータが出力されるまで、図３に示した例ではモータが勝手に回転を 行ってしまうという不都合を生じる。図４に示した例でもリレー接点の開閉動作 が逆であれば同様の不都合を生じる。また出力機器あるいは出力側の回路では、 モード切り換えのたびにすべての端子Ｔ１、Ｔ２、……が一方的に所定の論理状 態となることによって誤動作を発生させたり、回路を破壊するような事態を招く 事もあり得る。

【０００９】 そこで本考案の目的は、リセット時の信号状態やモード切り換え時の信号状態 で誤動作等の不都合が発生することのない出力データ制御回路を提供することに ある。

【００１０】

【課題を解決するための手段】

請求項１記載の考案では、リセット状態で信号の出力側の全端子がハイインピ ーダンスとなり、モードの変更状態でこれらの端子に現われる信号がＬレベルと なる素子と、この素子の出力側の複数の素子にそれぞれ個別に接続されたプルア ップ抵抗と、これらプルアップ抵抗とそれぞれの端子の接続点に接続され、各接 続点の信号状態を入力し、これらがすべてＨレベルあるいはＬレベルのときこれ らの信号の入力を無効とするようなデータを出力するデコーダとを出力データ制 御回路に具備させる。

【００１１】 本考案によれば、信号状態が全てＨレベルあるいはＬレベルのときこれらの信 号を出力側に伝達しないので、既に説明したような不都合が生じることはない。

【００１２】

【実施例】

以下実施例につき本考案を詳細に説明する。

【００１３】 図１は本考案の一実施例における出力データ制御回路とその周辺回路を表わし たものである。図３または図４と同一部分には同一の符号を付し、これらの説明 を適宜省略する。

【００１４】 さて、この実施例の出力データ制御回路では端子Ｔ１、Ｔ２にプルアップ抵抗 ２−１、２−２を接続すると共にデコーダ１１の入力端子Ｉ₁ 、Ｉ₂ を接続して いる。このデコーダ１１の４つの出力端子Ｙ₀ 〜Ｙ₃ のうち第０の出力端子Ｙ₀ からは、両入力端子Ｉ₁ 、Ｉ₂ にＬレベルの信号が入力されたときＨレベルの信 号が現われるようになっている。また第１の出力端子Ｙ₁ からは、入力端子Ｉ₁ にＬレベルの信号が入力され、他の入力端子Ｉ₂ にＨレベルの信号が入力された ときＨレベルの信号が現われるようになっている。また第２の出力端子Ｙ₂ から は、入力端子Ｉ₁ にＨレベルの信号が入力され、他の入力端子Ｉ₂ にＬレベルの 信号が入力されたときＨレベルの信号が現われるようになっている。最後に第３ の出力端子Ｙ₃ からは、両入力端子Ｉ₁ 、Ｉ₂ にＨレベルの信号が入力されたと きＨレベルの信号が現われるようになっている。

【００１５】 ４つの出力端子Ｙ₀ 〜Ｙ₃ のうち第１の出力端子Ｙ₁ はトランジスタ４−２と 接続されており、第２の出力端子Ｙ₂ はトランジスタ４−１と接続されている。 第０と第３の出力端子Ｙ₀ 、Ｙ₃ はいずれのトランジスタとも接続されていない 。このため、リセット時やモード切り換え時にこれらトランジスタ４−１、４− ２が制御されることはなく、リレー５−１、５−２が誤動作することもない。

【００１６】 以上説明した実施例では、２ビット分の信号がパラレルに処理されるものとし て説明したが、既に従来技術の説明の箇所で説明したように３ビットあるいはこ れ以上のビット数の信号がパラレルに処理される場合も本考案の適用がある。図 ２はその場合のデコーダの構成を表わしたものである。デコーダ１６はＭビット 分の信号をパラレルに入力し、Ｎ通りの信号を出力することになる。ここで数値 Ｎの最大値は次の式で表わされることになる。

【００１７】

【数１】 Ｎ_MAX ＝２^M −２

【００１８】

【考案の効果】

以上説明したように本考案によれば出力側に伝達されるわずか２つの信号状態 を犠牲にするだけで、出力側の機器または回路の誤動作や破壊を効果的に防止す ることが可能となる。

【図面の簡単な説明】

【図１】 本考案の一実施例における出力データ制御回
路とその周辺回路を示すブロック図である。

【図２】 デコーダの他の例を示すブロック図である。

【図３】 従来用いられた出力データ制御回路とその周
辺回路を示すブロック図である。

【図４】 従来用いられた他の出力データ制御回路とそ
の周辺回路を示すブロック図である。

【符号の説明】

１…並列入出力用素子、２…プルアップ抵抗、１１、１
６…デコーダ、１３…ゲート、１４…論理回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 リセット状態で信号の出力側の全端子が
   ハイインピーダンスとなり、モードの変更状態でこれら
   の端子に現われる信号がローレベルとなる素子と、 この素子の出力側の複数の素子にそれぞれ個別に接続さ
   れたプルアップ抵抗と、 これらプルアップ抵抗とそれぞれの端子の接続点に接続
   され、各接続点の信号状態を入力し、これらがすべてハ
   イレベルあるいはローレベルのときこれらの信号の入力
   を無効とするようなデータを出力するデコーダとを具備
   することを特徴とする出力データ制御回路。