JP3833405B2 - Ｃｐｕ異常監視方法及び装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のＣＰＵ(central processing unit)により制御を行う制御装置において、ＣＰＵが暴走をしたかどうか等、正常に働いているか否かの状態を監視するためのＣＰＵ異常監視方法及び装置に関する。
【０００２】
【従来の技術】
ＣＰＵの暴走を監視する手法としては、外部のウオッチドッグタイマによる方式がある。これは例えばＣＰＵからウオッチドッグタイマに対してポートから定期的なパルスを出力し、このパルスの間隔が規定された時間を越えた場合にＣＰＵに対してリセット信号を出力するものである。
【０００３】
しかし、ＣＰＵが暴走した場合の上記パルス出力を行うポートの動作は保証できないため、規定の時間内の定期的なパルスが偶然出力される可能性もあり、確実なリセット動作が期待できない。これを防ぐためには、
（１） パルスの周期に上下限値を規定する。
（２） 複数の信号を用いてその組み合わせによりウオッチドッグタイマをリセットする。
等の方式が考えられるが、ウオッチドッグタイマのハードウエア構成が複雑となる。
【０００４】
また、このようなウォッチドッグタイマは、時間基準タイマを持つ必要があり、外部からクロックを与えるか、自ら発信回路を有し、時間基準を作成する必要がある。前者の場合は、外部から与えるクロックがノイズの発生源となり、周辺機器に悪影響を及ぼす懸念があり、後者の場合は、発信回路の誤動作や不動作により意図した動作を与えない場合がある。
【０００５】
一方、複数のＣＰＵを有する制御装置においては、一方のＣＰＵが他方のＣＰＵを、例えばシリアル通信を介して監視し、異常であればリセット信号を出力することが可能である。
【０００６】
図４は、一方のＣＰＵが他方のＣＰＵをシリアル通信を介して監視し、異常であればリセット信号を出力する監視方式の一構成例を示す図である。図４において、１０１は第１ＣＰＵ、１０２は第２ＣＰＵ、１０３はシリアル通信ライン、１０４はリセット通信ラインである。ＣＰＵ１０２はとシリアル通信ライン１０３を介してＣＰＵ１０１を監視し、ＣＰＵ１０１が異常と判定された場合にはＣＰＵ１０２はリセット通信ライン１０４によりＣＰＵ１０１のリセットを行う。この方式によれば、ソフトウェアで判定を行うので、外付けのウォッチドッグタイマを設ける必要が無く、また確実にＣＰＵ１の異常監視を実行できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、図５の構成例において、ＣＰＵ１０２が異常となった場合、誤ってリセット信号を発生し、正常であるＣＰＵ１０１をリセットしてしまう可能性がある。
【０００８】
本発明は、上記した問題に鑑みなされたもので、ＣＰＵの働きが異常であるか否かの監視を最小限の構成で、また高い信頼性を持たせて実現することができるＣＰＵ異常監視方法及び装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、一方のＣＰＵが異常と判定されるとともに他方のＣＰＵが特定の信号を出力したときに、前記一方のＣＰＵに対してリセットを行う手段を備え、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は、例えば他方のＣＰＵに異常が存在するとして一方のＣＰＵにリセット信号を出さないようにし、誤って正常である一方のＣＰＵをリセットしないようにしたものである。
【００１０】
本発明はまた、上記の監視及びリセット動作をＣＰＵ相互に行えるようにしたものである。
【００１１】
【発明の実施の形態】
本発明の請求項１に記載の発明は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するリセット信号発生手段を備えたＣＰＵ異常監視装置において、
前記リセット信号発生手段は、前記他方のＣＰＵからの第１のリセット制御信号がＬＯＷ、前記他方のＣＰＵからの第２のリセット制御信号がＨＩＧＨのときのみ、前記他方のＣＰＵからの第３のリセット制御信号が、第１のＤ−フリップフロップ及び第２のＤ−フリップフロップのクロックＣＫに入力され、前記第２のＤ−フリップフロップの出力から前記リセット信号が出力され、また、前記他方のＣＰＵからの第１のリセット制御信号がＬＯＷ、前記他方のＣＰＵからの第２のリセット制御信号がＨＩＧＨ以外のときには、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップがリセットされ、前記第２のＤ−フリップフロップの出力から前記リセット信号が出力されないことを特徴とするＣＰＵ異常監視装置であり、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は一方のＣＰＵにリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１２】
本発明の請求項２に記載の発明は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するリセット信号発生手段を備えたＣＰＵ異常監視装置において、前記リセット信号発生手段は、ＮＯＴゲートと第１、第２のＡＮＤゲートと第１、第２のＤ−フリップフロップで構成され、前記他方のＣＰＵからの第１のリセット制御信号は前記ＮＯＴゲートを介して前記第１のＡＮＤゲートに入力され、前記他方のＣＰＵからの第２のリセット制御信号は前記第１のＡＮＤゲートに入力され、前記他方のＣＰＵからの第 3 のリセット制御信号と前記第 1 のＡＮＤゲートの出力は前記第２のＡＮＤゲートへ入力され、前記第２のＡＮＤゲートの出力は、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップのクロックＣＫに入力され、前記第１のＡＮＤゲートの出力は、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップのリセットＲに入力され、前記第１のＤ−フリップフロップの出力は前記第２のＤ−フリップフロップに入力され、前記第２のＤ−フリップフロップの出力から前記一方のＣＰＵに前記リセット信号が出力されることを特徴とするＣＰＵ異常監視装置であり、
例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は一方のＣＰＵにリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１３】
本発明の請求項３に記載の発明は、前記他方のＣＰＵから 前記第１のリセット制御信号及び前記第２のリセット制御信号が特定の信号を出力した状態で、前記第３のリセット制御信号に複数のパルス信号が出力された場合にのみ、前記一方のＣＰＵに対してリセット信号を出力する前記リセット信号発生手段であることを特徴とする請求項２記載のＣＰＵ異常監視装置であり、
例えば、一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は、リセット信号発生手段から一方のＣＰＵに対してリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１４】
本発明の請求項４に記載の発明は、前記第１のリセット制御信号の特定の信号はＬＯＷ、前記第２のリセット制御信号の特定の信号はＨＩＧＨであることを特徴とする請求項２および３記載のＣＰＵ異常監視装置であり、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが LOW と HIGH の信号を出力していない場合は、リセット信号発生手段から一方のＣＰＵに対してリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１５】
本発明の請求項５に記載の発明は、前記ＣＰＵが互いに異常を監視し合うようにしたことを特徴とする請求項１乃至４のいずれかに記載のＣＰＵ異常監視装置であり、ＣＰＵ同士が相互に監視し合え、信頼性の向上がさらに図れるという作用を有する。
【００１６】
（実施の形態）
以下、本発明の第１の実施の形態におけるＣＰＵ異常監視装置について図面を参照しながら説明する。図１は本実施の形態におけるＣＰＵ異常監視装置の構成を示す図である。図１において、１は第１ＣＰＵ、２は第２ＣＰＵ、３はシリアル通信ラインで、ＣＰＵ１とＣＰＵ２を接続している。４は論理回路で、ＣＰＵ１とＣＰＵ２との間に設けられている。この構成では、ＣＰＵ２から論理回路４にリセット制御信号５，６，７が出力され、論理回路４からはリセット信号８がＣＰＵ１に対して出力される。
【００１７】
論理回路４の内部構成を図２に示す。図２において、９はＮＯＴゲート、１０，１１はＡＮＤゲート、１２，１３はＤ−フリップフロップである。この構成では、リセット制御信号５はＮＯＴゲート９を介してＡＮＤゲート１０に入力され、リセット制御信号６もＡＮＤゲート１０に入力される。ＡＮＤゲート１０の出力は、リセット制御信号７と共にＡＮＤゲート１１へ入力される。ＡＮＤゲート１１の出力は、Ｄ−フリップフロップ１２及び１３のクロックＣＫに入力される。また、ＡＮＤゲート１０の出力は、Ｄ−フリップフロップ１２及び１３のリセットＲに入力される。
【００１８】
図３に論理回路４の動作例を示す。図３に示す動作例の場合では、リセット制御信号５がＬ(low) 、リセット制御信号６がＨ(high)の状態で、リセット制御信号７にパルス信号が出力される。すると、図２のＤ−フリップフロップ１２及び１３のクロックＣＫにリセット信号と同じ波形が入力され、パルス信号が２回発生するとリセット信号８はＨからＬへと切り替わる。この信号が図１のＣＰＵ１へのリセット信号８として入力される。また、この時に、フリップフロップリセット信号１４の状態はＨのままである。
【００１９】
したがって、図１において、ＣＰＵ２がシリアル通信ライン３を介してＣＰＵ１を監視し、異常であると判定した場合には、図３（ａ）に示されるリセット制御信号５，６，７の出力を行い、ＣＰＵ１をリセットする。
【００２０】
ここで、ＣＰＵ２が異常となり、出力ポートがランダムな動作をして、図３（ｂ）に示すような波形を出力した場合、リセット制御信号５がＬ、リセット制御信号６がＨであるときにリセット制御信号７がパルス信号とならない限り、図２のＤ−フリップフロップ１２及び１３には与えられず、リセット信号８はＬとはならない。万が一、前記のような状態が１回発生し、図３（ｂ）において、符号１５に示すようなクロック信号が発生したとしても、リセット制御信号５がＨ、またはリセット制御信号６がＬとなれば、図２のＡＮＤゲート１０はＬとなるため、フリップフロップリセット信号１４がＬとなり、フリップフロップ１２及び１３は初期状態に戻り、リセット信号８はＬとはならない。したがって、ＣＰＵ２が異常となっても、誤ってＣＰＵ１をリセットしてしまうことを防止できる。
【００２１】
外部に構成される論理回路は、この構成例においてはＮＯＴゲートが１つ、ＡＮＤゲートが２つ、Ｄ−フリップフロップが２つとなっており、外部にウォッチドッグタイマ回路を構成する場合に比べ、簡単な回路構成で実現されている。また、他の機能に用いる論理回路と共にゲートアレイに組み込めば、外付け回路を特に設ける必要はない。
【００２２】
なお、上記構成例において、２つのＨ／Ｌ信号と、１つのパルス信号の組み合わせでリセット信号を生成する論理回路としたが、例えば２つのパルス列の組み合わせとし、１つのパルス列がＮ回発生後にもう一方のパルス列が１回発生した時のみリセット信号を生成するようにする等、監視を行うＣＰＵが異常となった時に誤ってリセット信号が発生しないような構成であれば、どのような論理回路でも良い。
【００２３】
また、複数のＣＰＵを有する制御装置において、相互監視を行い、互いにリセット信号を発生するような構成としても良い。
【００２４】
【発明の効果】
本発明によれば、上記実施の形態より明らかなように、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は一方のＣＰＵにリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れる。
【００２５】
また、ＣＰＵが互いに異常を監視し、一方のＣＰＵが異常と判定され、他方のＣＰＵが特定の信号を出力したとき、前記一方のＣＰＵのリセットを行うようにした場合では、信頼性の向上がさらに図れる。
【００２６】
さらに、リセット信号発生手段を論理回路で構成した場合では、外部にウォッチドッグタイマ回路を設ける必要が無く、簡単な回路構成で実現できる。また、ソフトウエアにより正常・異常の判定を行うことができるので、確実性のある監視を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態における全体構成図
【図２】本発明の実施の形態で用いている論理回路図
【図３】本発明の実施の形態における各部動作波形図
【図４】従来の構成例を示す図
【符号の説明】
１ ＣＰＵ
２ ＣＰＵ
３ シリアル通信ライン
４ 論理回路
５，６，７ リセット制御信号
８ リセット信号
９ ＮＯＴゲート
１０，１１ ＡＮＤゲート
１２，１３ Ｄ−フリップフロップ
１４ フリップフロップリセット信号
【発明の属する技術分野】
本発明は、複数のＣＰＵ(central processing unit)により制御を行う制御装置において、ＣＰＵが暴走をしたかどうか等、正常に働いているか否かの状態を監視するためのＣＰＵ異常監視方法及び装置に関する。
【０００２】
【従来の技術】
ＣＰＵの暴走を監視する手法としては、外部のウオッチドッグタイマによる方式がある。これは例えばＣＰＵからウオッチドッグタイマに対してポートから定期的なパルスを出力し、このパルスの間隔が規定された時間を越えた場合にＣＰＵに対してリセット信号を出力するものである。
【０００３】
しかし、ＣＰＵが暴走した場合の上記パルス出力を行うポートの動作は保証できないため、規定の時間内の定期的なパルスが偶然出力される可能性もあり、確実なリセット動作が期待できない。これを防ぐためには、
（１） パルスの周期に上下限値を規定する。
（２） 複数の信号を用いてその組み合わせによりウオッチドッグタイマをリセットする。
等の方式が考えられるが、ウオッチドッグタイマのハードウエア構成が複雑となる。
【０００４】
また、このようなウォッチドッグタイマは、時間基準タイマを持つ必要があり、外部からクロックを与えるか、自ら発信回路を有し、時間基準を作成する必要がある。前者の場合は、外部から与えるクロックがノイズの発生源となり、周辺機器に悪影響を及ぼす懸念があり、後者の場合は、発信回路の誤動作や不動作により意図した動作を与えない場合がある。
【０００５】
一方、複数のＣＰＵを有する制御装置においては、一方のＣＰＵが他方のＣＰＵを、例えばシリアル通信を介して監視し、異常であればリセット信号を出力することが可能である。
【０００６】
図４は、一方のＣＰＵが他方のＣＰＵをシリアル通信を介して監視し、異常であればリセット信号を出力する監視方式の一構成例を示す図である。図４において、１０１は第１ＣＰＵ、１０２は第２ＣＰＵ、１０３はシリアル通信ライン、１０４はリセット通信ラインである。ＣＰＵ１０２はとシリアル通信ライン１０３を介してＣＰＵ１０１を監視し、ＣＰＵ１０１が異常と判定された場合にはＣＰＵ１０２はリセット通信ライン１０４によりＣＰＵ１０１のリセットを行う。この方式によれば、ソフトウェアで判定を行うので、外付けのウォッチドッグタイマを設ける必要が無く、また確実にＣＰＵ１の異常監視を実行できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、図５の構成例において、ＣＰＵ１０２が異常となった場合、誤ってリセット信号を発生し、正常であるＣＰＵ１０１をリセットしてしまう可能性がある。
【０００８】
本発明は、上記した問題に鑑みなされたもので、ＣＰＵの働きが異常であるか否かの監視を最小限の構成で、また高い信頼性を持たせて実現することができるＣＰＵ異常監視方法及び装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、一方のＣＰＵが異常と判定されるとともに他方のＣＰＵが特定の信号を出力したときに、前記一方のＣＰＵに対してリセットを行う手段を備え、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は、例えば他方のＣＰＵに異常が存在するとして一方のＣＰＵにリセット信号を出さないようにし、誤って正常である一方のＣＰＵをリセットしないようにしたものである。
【００１０】
本発明はまた、上記の監視及びリセット動作をＣＰＵ相互に行えるようにしたものである。
【００１１】
【発明の実施の形態】
本発明の請求項１に記載の発明は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するリセット信号発生手段を備えたＣＰＵ異常監視装置において、
前記リセット信号発生手段は、前記他方のＣＰＵからの第１のリセット制御信号がＬＯＷ、前記他方のＣＰＵからの第２のリセット制御信号がＨＩＧＨのときのみ、前記他方のＣＰＵからの第３のリセット制御信号が、第１のＤ−フリップフロップ及び第２のＤ−フリップフロップのクロックＣＫに入力され、前記第２のＤ−フリップフロップの出力から前記リセット信号が出力され、また、前記他方のＣＰＵからの第１のリセット制御信号がＬＯＷ、前記他方のＣＰＵからの第２のリセット制御信号がＨＩＧＨ以外のときには、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップがリセットされ、前記第２のＤ−フリップフロップの出力から前記リセット信号が出力されないことを特徴とするＣＰＵ異常監視装置であり、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は一方のＣＰＵにリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１２】
本発明の請求項２に記載の発明は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するリセット信号発生手段を備えたＣＰＵ異常監視装置において、前記リセット信号発生手段は、ＮＯＴゲートと第１、第２のＡＮＤゲートと第１、第２のＤ−フリップフロップで構成され、前記他方のＣＰＵからの第１のリセット制御信号は前記ＮＯＴゲートを介して前記第１のＡＮＤゲートに入力され、前記他方のＣＰＵからの第２のリセット制御信号は前記第１のＡＮＤゲートに入力され、前記他方のＣＰＵからの第 3 のリセット制御信号と前記第 1 のＡＮＤゲートの出力は前記第２のＡＮＤゲートへ入力され、前記第２のＡＮＤゲートの出力は、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップのクロックＣＫに入力され、前記第１のＡＮＤゲートの出力は、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップのリセットＲに入力され、前記第１のＤ−フリップフロップの出力は前記第２のＤ−フリップフロップに入力され、前記第２のＤ−フリップフロップの出力から前記一方のＣＰＵに前記リセット信号が出力されることを特徴とするＣＰＵ異常監視装置であり、
例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は一方のＣＰＵにリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１３】
本発明の請求項３に記載の発明は、前記他方のＣＰＵから 前記第１のリセット制御信号及び前記第２のリセット制御信号が特定の信号を出力した状態で、前記第３のリセット制御信号に複数のパルス信号が出力された場合にのみ、前記一方のＣＰＵに対してリセット信号を出力する前記リセット信号発生手段であることを特徴とする請求項２記載のＣＰＵ異常監視装置であり、
例えば、一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は、リセット信号発生手段から一方のＣＰＵに対してリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１４】
本発明の請求項４に記載の発明は、前記第１のリセット制御信号の特定の信号はＬＯＷ、前記第２のリセット制御信号の特定の信号はＨＩＧＨであることを特徴とする請求項２および３記載のＣＰＵ異常監視装置であり、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが LOW と HIGH の信号を出力していない場合は、リセット信号発生手段から一方のＣＰＵに対してリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れるという作用を有する。
【００１５】
本発明の請求項５に記載の発明は、前記ＣＰＵが互いに異常を監視し合うようにしたことを特徴とする請求項１乃至４のいずれかに記載のＣＰＵ異常監視装置であり、ＣＰＵ同士が相互に監視し合え、信頼性の向上がさらに図れるという作用を有する。
【００１６】
（実施の形態）
以下、本発明の第１の実施の形態におけるＣＰＵ異常監視装置について図面を参照しながら説明する。図１は本実施の形態におけるＣＰＵ異常監視装置の構成を示す図である。図１において、１は第１ＣＰＵ、２は第２ＣＰＵ、３はシリアル通信ラインで、ＣＰＵ１とＣＰＵ２を接続している。４は論理回路で、ＣＰＵ１とＣＰＵ２との間に設けられている。この構成では、ＣＰＵ２から論理回路４にリセット制御信号５，６，７が出力され、論理回路４からはリセット信号８がＣＰＵ１に対して出力される。
【００１７】
論理回路４の内部構成を図２に示す。図２において、９はＮＯＴゲート、１０，１１はＡＮＤゲート、１２，１３はＤ−フリップフロップである。この構成では、リセット制御信号５はＮＯＴゲート９を介してＡＮＤゲート１０に入力され、リセット制御信号６もＡＮＤゲート１０に入力される。ＡＮＤゲート１０の出力は、リセット制御信号７と共にＡＮＤゲート１１へ入力される。ＡＮＤゲート１１の出力は、Ｄ−フリップフロップ１２及び１３のクロックＣＫに入力される。また、ＡＮＤゲート１０の出力は、Ｄ−フリップフロップ１２及び１３のリセットＲに入力される。
【００１８】
図３に論理回路４の動作例を示す。図３に示す動作例の場合では、リセット制御信号５がＬ(low) 、リセット制御信号６がＨ(high)の状態で、リセット制御信号７にパルス信号が出力される。すると、図２のＤ−フリップフロップ１２及び１３のクロックＣＫにリセット信号と同じ波形が入力され、パルス信号が２回発生するとリセット信号８はＨからＬへと切り替わる。この信号が図１のＣＰＵ１へのリセット信号８として入力される。また、この時に、フリップフロップリセット信号１４の状態はＨのままである。
【００１９】
したがって、図１において、ＣＰＵ２がシリアル通信ライン３を介してＣＰＵ１を監視し、異常であると判定した場合には、図３（ａ）に示されるリセット制御信号５，６，７の出力を行い、ＣＰＵ１をリセットする。
【００２０】
ここで、ＣＰＵ２が異常となり、出力ポートがランダムな動作をして、図３（ｂ）に示すような波形を出力した場合、リセット制御信号５がＬ、リセット制御信号６がＨであるときにリセット制御信号７がパルス信号とならない限り、図２のＤ−フリップフロップ１２及び１３には与えられず、リセット信号８はＬとはならない。万が一、前記のような状態が１回発生し、図３（ｂ）において、符号１５に示すようなクロック信号が発生したとしても、リセット制御信号５がＨ、またはリセット制御信号６がＬとなれば、図２のＡＮＤゲート１０はＬとなるため、フリップフロップリセット信号１４がＬとなり、フリップフロップ１２及び１３は初期状態に戻り、リセット信号８はＬとはならない。したがって、ＣＰＵ２が異常となっても、誤ってＣＰＵ１をリセットしてしまうことを防止できる。
【００２１】
外部に構成される論理回路は、この構成例においてはＮＯＴゲートが１つ、ＡＮＤゲートが２つ、Ｄ−フリップフロップが２つとなっており、外部にウォッチドッグタイマ回路を構成する場合に比べ、簡単な回路構成で実現されている。また、他の機能に用いる論理回路と共にゲートアレイに組み込めば、外付け回路を特に設ける必要はない。
【００２２】
なお、上記構成例において、２つのＨ／Ｌ信号と、１つのパルス信号の組み合わせでリセット信号を生成する論理回路としたが、例えば２つのパルス列の組み合わせとし、１つのパルス列がＮ回発生後にもう一方のパルス列が１回発生した時のみリセット信号を生成するようにする等、監視を行うＣＰＵが異常となった時に誤ってリセット信号が発生しないような構成であれば、どのような論理回路でも良い。
【００２３】
また、複数のＣＰＵを有する制御装置において、相互監視を行い、互いにリセット信号を発生するような構成としても良い。
【００２４】
【発明の効果】
本発明によれば、上記実施の形態より明らかなように、例え一方のＣＰＵが異常と判定されても、その一方のＣＰＵを監視している他方のＣＰＵが特定の信号を出力していない場合は一方のＣＰＵにリセット信号を出さないので、誤って正常である一方のＣＰＵをリセットしてしまうのを防止でき、信頼性の向上が図れる。
【００２５】
また、ＣＰＵが互いに異常を監視し、一方のＣＰＵが異常と判定され、他方のＣＰＵが特定の信号を出力したとき、前記一方のＣＰＵのリセットを行うようにした場合では、信頼性の向上がさらに図れる。
【００２６】
さらに、リセット信号発生手段を論理回路で構成した場合では、外部にウォッチドッグタイマ回路を設ける必要が無く、簡単な回路構成で実現できる。また、ソフトウエアにより正常・異常の判定を行うことができるので、確実性のある監視を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態における全体構成図
【図２】本発明の実施の形態で用いている論理回路図
【図３】本発明の実施の形態における各部動作波形図
【図４】従来の構成例を示す図
【符号の説明】
１ ＣＰＵ
２ ＣＰＵ
３ シリアル通信ライン
４ 論理回路
５，６，７ リセット制御信号
８ リセット信号
９ ＮＯＴゲート
１０，１１ ＡＮＤゲート
１２，１３ Ｄ−フリップフロップ
１４ フリップフロップリセット信号
Claims (5)
- 複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するリセット信号発生手段を備えたＣＰＵ異常監視装置において、
前記リセット信号発生手段は、前記他方のＣＰＵからの第１のリセット制御信号がＬＯＷ、前記他方のＣＰＵからの第２のリセット制御信号がＨＩＧＨのときのみ、前記他方のＣＰＵから第３のリセット制御信号が、第１のＤ−フリップフロップ及び第２のＤ−フリップフロップのクロックＣＫに入力され、前記第２のＤ−フリップフロップの出力から前記リセット信号が出力され、また、前記他方のＣＰＵからの第１のリセット制御信号がＬＯＷ、前記他方のＣＰＵからの第２のリセット制御信号がＨＩＧＨ以外のときには、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップがリセットされ、前記第２のＤ−フリップフロップの出力から前記リセット信号が出力されないことを特徴とするＣＰＵ異常監視装置。 - 複数搭載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵにより異常と判定され、前記一方のＣＰＵに対してリセット信号を出力するリセット信号発生手段を備えたＣＰＵ異常監視装置において、前記リセット信号発生手段は、ＮＯＴゲートと第１、第２のＡＮＤゲートと第１、第２のＤ−フリップフロップで構成され、
前記他方のＣＰＵからの第１のリセット制御信号は前記ＮＯＴゲートを介して前記第１のＡＮＤゲートに入力され、前記他方のＣＰＵからの第２のリセット制御信号は前記第１のＡＮＤゲートに入力され、前記他方のＣＰＵからの第 3 のリセット制御信号と前記第 1 のＡＮＤゲートの出力は前記第２のＡＮＤゲートへ入力され、前記第２のＡＮＤゲートの出力は、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップのクロックＣＫに入力され、
前記第１のＡＮＤゲートの出力は、前記第１のＤ−フリップフロップ及び前記第２のＤ−フリップフロップのリセットＲに入力され、
前記第１のＤ−フリップフロップの出力は前記第２のＤ−フリップフロップに入力され、
前記第２のＤ−フリップフロップの出力から前記一方のＣＰＵに前記リセット信号が出力されることを特徴とするＣＰＵ異常監視装置。 - 前記他方のＣＰＵから 前記第１のリセット制御信号及び前記第２のリセット制御信号が特定の信号を出力した状態で、前記第３のリセット制御信号に複数のパルス信号が出力された場合にのみ、前記一方のＣＰＵに対してリセット信号を出力する前記リセット信号発生手段であることを特徴とする請求項２記載のＣＰＵ異常監視装置。
- 前記第１のリセット制御信号の特定の信号はＬＯＷ、前記第２のリセット制御信号の特定の信号はＨＩＧＨであることを特徴とする請求項２および３記載のＣＰＵ異常監視装置。
- 前記ＣＰＵが互いに異常を監視し合うようにしたことを特徴とする請求項1乃至４のいずれかに記載のＣＰＵ異常監視装置。
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|---|---|---|---|
| JP37074898A JP3833405B2 (ja) | 1998-12-25 | 1998-12-25 | Ｃｐｕ異常監視方法及び装置 |
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| JP37074898A JP3833405B2 (ja) | 1998-12-25 | 1998-12-25 | Ｃｐｕ異常監視方法及び装置 |
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