JP4258137B2 - 監視装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＦＰＧＡ(Field Programmable Gate Array)へのプログラムのローディングを監視する監視装置に関するものである。更に詳しくは、ローディングの監視機能を強化するための改善に関するものである。
【０００２】
【従来の技術】
ＦＰＧＡは、プログラミングすることによってゲートアレイと同等な機能を果たすようになる。このために、ＦＰＧＡに動作プログラムをローディングする。ＦＰＧＡは何度でもプログラミングできるため、ゲートアレイに比べて機能を容易に変更できるという利点がある。
ＳＲＡＭ方式のＦＰＧＡは、内部動作を開始するまでに動作プログラムの読み込み（ローディング）が必要となる。ローディングが終了したかどうかを監視するための装置として監視装置がある。
【０００３】
図３は従来における監視装置の構成例を示した図である。
図３で、ＦＰＧＡ１はクロック発生器２の発生クロックを入力し、入力されたクロックをもとに動作する。ＦＰＧＡ１は外部装置４に対してローディングが終了したことを伝えるためのＤＯＮＥ信号を持っている。外部装置４はＣＰＵ４１、コントローラ４２等である。
監視回路５はＤＯＮＥ信号を監視し、ローディングの終了前は外部装置４に対してイニシャライズを行い、ローディングが終了するとイニシャライズを解除する。イニシャライズの実行と解除はイニシャライズ信号により行う。
イニシャライズは外部装置４の動作開始を待たせるために行う。イニシャライズを解除すると外部装置４は動作開始可能となる。
【０００４】
図４は図３の監視装置における各信号のタイムチャートである。
図４に示すように、クロック発生器２からのクロックはＦＰＧＡ１に入力される。ＦＰＧＡ１は入力されたクロックをもとに動作する。
ＦＰＧＡ１に動作プログラムをローディング中は、ＦＰＧＡ１から出力するＤＯＮＥ信号はローレベルである。ローディングが終了すると、ＤＯＮＥ信号はハイレベルになる。
監視回路５は、ＤＯＮＥ信号がローレベルのときはイニシャライズ信号をローレベルにして外部装置４のイニシャライズを行う。ＤＯＮＥ信号がハイレベルになると、イニシャライズ信号をハイレベルにしてイニシャライズを解除する。
【０００５】
しかし、図３の従来例では、ＤＯＮＥ信号がハイレベルで固定されたしまうような故障が発生した場合、監視回路５はローディングが終了したと判断し、外部装置のイニシャライズを解除してしまう危険性があった。
【０００６】
【発明が解決しようとする課題】
本発明は上述した問題点を解決するためになされたものであり、信号がハイレベルかローレベルかのみで状態を判断するのではなく、クロックのようにハイレベルとローレベルに交互に変動する信号を動きとして監視することでＦＰＧＡへのローディング終了を監視することによって、ＦＰＧＡへのローディング終了の監視を強化させた監視装置を実現することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は次のとおりの構成になった監視装置である。
【０００８】
（１）ＦＰＧＡへのプログラムのローディングが終了するのを監視し、ローディングの終了前は外部装置に対してイニシャライズを行い、ローディングが終了するとイニシャライズを解除する監視装置において、
ＦＰＧＡにクロックを入力するクロック発生器と、
ローディングの終了前は前記クロック発生器から入力されたクロックをＦＰＧＡから出力させず、ローディングが終了するとクロックをＦＰＧＡから出力させる出力制限手段と、
ＦＰＧＡがクロックを出力しないときは外部装置に対してイニシャライズを行い、ＦＰＧＡがクロックを出力するとイニシャライズを解除する監視回路と、
を有することを特徴とする監視装置。
【０００９】
（２）前記外部装置はＣＰＵで、前記監視回路はＦＰＧＡからクロックが出力されないときは、前記ＣＰＵがＦＰＧＡにアクセスすることを禁止することを特徴とする（１）記載の監視装置。
【００１０】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。
図１は本発明の一実施例を示す構成図である。図１で図３と同一のものは同一符号を付ける。
図１で、出力制限手段６は、ローディングの終了前はクロック発生器２から入力されたクロックをＦＰＧＡ１から出力させず、ローディングが終了するとクロックをＦＰＧＡ１から出力させる。出力制限手段６は、ＦＰＧＡ１にプログラミングすることにより実現する。
監視回路７は、ＦＰＧＡ１から出力されるクロックを監視する。監視回路７は、ＦＰＧＡ１からクロックが出力されないときは外部装置４に対してイニシャライズを行い、クロックが出力されるとイニシャライズを解除する。イニシャライズの実行と解除はイニシャライズ信号により行う。
【００１１】
図１の装置の動作を説明する。
図２は図１の監視装置における各信号のタイムチャートである。
ＦＰＧＡ１は動作に必要となるクロックをクロック発生器２から入力する。入力されたクロックに基づいてＦＰＧＡ１は動作プログラムのローディングを開始する。ＦＰＧＡ１はローディング期間中は外部装置４に対して出力を行なわないため、ＦＰＧＡ１の出力クロックを監視している監視回路７は外部装置４に対してイニシャライズをし続ける。このときのイニシャライズ信号はローレベルである。例えば、監視回路７はＦＰＧＡ１からクロックが出力されないときは、ＣＰＵ４１がＦＰＧＡ１にアクセスすることを禁止する。
【００１２】
ＦＰＧＡ１はローディングを終了すると内部動作を開始する。このタイミングＴ１でプログラマブルな出力信号の１つとして用意していたクロックをＦＰＧＡ１が出力する。このクロックは、クロック発生器２からの入力クロックをもとに生成したクロックである。このとき、ＤＯＮＥ信号が出力されるが、本願発明では使用しない。
ＦＰＧＡ１の出力クロックを監視していた監視回路７は、外部装置４に対するイニシャライズを解除する。これによって、外部装置４は動作を開始する。このときのイニシャライズ信号はハイレベルである。
【００１３】
図１の装置で、動作中の故障によりＦＰＧＡ１の出力クロックがハイレベルで固定してしまった場合、ＦＰＧＡ１へのクロックの入力が行なわれなくなった場合、ＦＰＧＡ１の内部クロックが停止した場合等に、監視回路７にクロックが入力されなくなれば、監視回路７は外部装置４に対しイニシャライズを実行する。
【００１４】
【発明の効果】
本発明によれば次の効果が得られる。
【００１５】
請求項１記載の発明では次の効果が得られる。
ＦＰＧＡからのクロックの出力が開始されるのは、ＦＰＧＡが動作を開始したときである。本発明ではＦＰＧＡからのクロックの出力が開始されたことをもとにしてＦＰＧＡのローディングの終了を検出している。これにより、ＦＰＧＡを使用した回路において、ＦＰＧＡのローディング終了信号（ＤＯＮＥ信号）がアクティブ方向（ハイレベル）に固定するような故障の場合に、監視回路が誤って外部に対するイニシャライズを解除してしまうことを防止できる。
また、このような監視の強化に加えてクロック（ＦＰＧＡへの入力クロックとＦＰＧＡの内部クロック）の監視も同時に行なえる。すなわち、従来はＤＯＮＥ信号の監視とクロック信号の監視をするために２つの回路が必要だったのに対し、本願発明では１つの監視回路で済む。
【００１６】
請求項２記載の発明では、監視回路はＦＰＧＡからクロックが出力されないときはＣＰＵがＦＰＧＡにアクセスすることを禁止するため、ローディング中のアクセスによってＦＰＧＡが異常に陥ることを防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の監視装置における各信号のタイムチャートである。
【図３】従来における監視装置の構成例を示した図である。
【図４】図３の監視装置における各信号のタイムチャートである。
【符号の説明】
１ ＦＰＧＡ
２ クロック発生器
４ 外部装置
６ 出力制限手段
７ 監視回路
４１ ＣＰＵ
【発明の属する技術分野】
本発明は、ＦＰＧＡ(Field Programmable Gate Array)へのプログラムのローディングを監視する監視装置に関するものである。更に詳しくは、ローディングの監視機能を強化するための改善に関するものである。
【０００２】
【従来の技術】
ＦＰＧＡは、プログラミングすることによってゲートアレイと同等な機能を果たすようになる。このために、ＦＰＧＡに動作プログラムをローディングする。ＦＰＧＡは何度でもプログラミングできるため、ゲートアレイに比べて機能を容易に変更できるという利点がある。
ＳＲＡＭ方式のＦＰＧＡは、内部動作を開始するまでに動作プログラムの読み込み（ローディング）が必要となる。ローディングが終了したかどうかを監視するための装置として監視装置がある。
【０００３】
図３は従来における監視装置の構成例を示した図である。
図３で、ＦＰＧＡ１はクロック発生器２の発生クロックを入力し、入力されたクロックをもとに動作する。ＦＰＧＡ１は外部装置４に対してローディングが終了したことを伝えるためのＤＯＮＥ信号を持っている。外部装置４はＣＰＵ４１、コントローラ４２等である。
監視回路５はＤＯＮＥ信号を監視し、ローディングの終了前は外部装置４に対してイニシャライズを行い、ローディングが終了するとイニシャライズを解除する。イニシャライズの実行と解除はイニシャライズ信号により行う。
イニシャライズは外部装置４の動作開始を待たせるために行う。イニシャライズを解除すると外部装置４は動作開始可能となる。
【０００４】
図４は図３の監視装置における各信号のタイムチャートである。
図４に示すように、クロック発生器２からのクロックはＦＰＧＡ１に入力される。ＦＰＧＡ１は入力されたクロックをもとに動作する。
ＦＰＧＡ１に動作プログラムをローディング中は、ＦＰＧＡ１から出力するＤＯＮＥ信号はローレベルである。ローディングが終了すると、ＤＯＮＥ信号はハイレベルになる。
監視回路５は、ＤＯＮＥ信号がローレベルのときはイニシャライズ信号をローレベルにして外部装置４のイニシャライズを行う。ＤＯＮＥ信号がハイレベルになると、イニシャライズ信号をハイレベルにしてイニシャライズを解除する。
【０００５】
しかし、図３の従来例では、ＤＯＮＥ信号がハイレベルで固定されたしまうような故障が発生した場合、監視回路５はローディングが終了したと判断し、外部装置のイニシャライズを解除してしまう危険性があった。
【０００６】
【発明が解決しようとする課題】
本発明は上述した問題点を解決するためになされたものであり、信号がハイレベルかローレベルかのみで状態を判断するのではなく、クロックのようにハイレベルとローレベルに交互に変動する信号を動きとして監視することでＦＰＧＡへのローディング終了を監視することによって、ＦＰＧＡへのローディング終了の監視を強化させた監視装置を実現することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は次のとおりの構成になった監視装置である。
【０００８】
（１）ＦＰＧＡへのプログラムのローディングが終了するのを監視し、ローディングの終了前は外部装置に対してイニシャライズを行い、ローディングが終了するとイニシャライズを解除する監視装置において、
ＦＰＧＡにクロックを入力するクロック発生器と、
ローディングの終了前は前記クロック発生器から入力されたクロックをＦＰＧＡから出力させず、ローディングが終了するとクロックをＦＰＧＡから出力させる出力制限手段と、
ＦＰＧＡがクロックを出力しないときは外部装置に対してイニシャライズを行い、ＦＰＧＡがクロックを出力するとイニシャライズを解除する監視回路と、
を有することを特徴とする監視装置。
【０００９】
（２）前記外部装置はＣＰＵで、前記監視回路はＦＰＧＡからクロックが出力されないときは、前記ＣＰＵがＦＰＧＡにアクセスすることを禁止することを特徴とする（１）記載の監視装置。
【００１０】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。
図１は本発明の一実施例を示す構成図である。図１で図３と同一のものは同一符号を付ける。
図１で、出力制限手段６は、ローディングの終了前はクロック発生器２から入力されたクロックをＦＰＧＡ１から出力させず、ローディングが終了するとクロックをＦＰＧＡ１から出力させる。出力制限手段６は、ＦＰＧＡ１にプログラミングすることにより実現する。
監視回路７は、ＦＰＧＡ１から出力されるクロックを監視する。監視回路７は、ＦＰＧＡ１からクロックが出力されないときは外部装置４に対してイニシャライズを行い、クロックが出力されるとイニシャライズを解除する。イニシャライズの実行と解除はイニシャライズ信号により行う。
【００１１】
図１の装置の動作を説明する。
図２は図１の監視装置における各信号のタイムチャートである。
ＦＰＧＡ１は動作に必要となるクロックをクロック発生器２から入力する。入力されたクロックに基づいてＦＰＧＡ１は動作プログラムのローディングを開始する。ＦＰＧＡ１はローディング期間中は外部装置４に対して出力を行なわないため、ＦＰＧＡ１の出力クロックを監視している監視回路７は外部装置４に対してイニシャライズをし続ける。このときのイニシャライズ信号はローレベルである。例えば、監視回路７はＦＰＧＡ１からクロックが出力されないときは、ＣＰＵ４１がＦＰＧＡ１にアクセスすることを禁止する。
【００１２】
ＦＰＧＡ１はローディングを終了すると内部動作を開始する。このタイミングＴ１でプログラマブルな出力信号の１つとして用意していたクロックをＦＰＧＡ１が出力する。このクロックは、クロック発生器２からの入力クロックをもとに生成したクロックである。このとき、ＤＯＮＥ信号が出力されるが、本願発明では使用しない。
ＦＰＧＡ１の出力クロックを監視していた監視回路７は、外部装置４に対するイニシャライズを解除する。これによって、外部装置４は動作を開始する。このときのイニシャライズ信号はハイレベルである。
【００１３】
図１の装置で、動作中の故障によりＦＰＧＡ１の出力クロックがハイレベルで固定してしまった場合、ＦＰＧＡ１へのクロックの入力が行なわれなくなった場合、ＦＰＧＡ１の内部クロックが停止した場合等に、監視回路７にクロックが入力されなくなれば、監視回路７は外部装置４に対しイニシャライズを実行する。
【００１４】
【発明の効果】
本発明によれば次の効果が得られる。
【００１５】
請求項１記載の発明では次の効果が得られる。
ＦＰＧＡからのクロックの出力が開始されるのは、ＦＰＧＡが動作を開始したときである。本発明ではＦＰＧＡからのクロックの出力が開始されたことをもとにしてＦＰＧＡのローディングの終了を検出している。これにより、ＦＰＧＡを使用した回路において、ＦＰＧＡのローディング終了信号（ＤＯＮＥ信号）がアクティブ方向（ハイレベル）に固定するような故障の場合に、監視回路が誤って外部に対するイニシャライズを解除してしまうことを防止できる。
また、このような監視の強化に加えてクロック（ＦＰＧＡへの入力クロックとＦＰＧＡの内部クロック）の監視も同時に行なえる。すなわち、従来はＤＯＮＥ信号の監視とクロック信号の監視をするために２つの回路が必要だったのに対し、本願発明では１つの監視回路で済む。
【００１６】
請求項２記載の発明では、監視回路はＦＰＧＡからクロックが出力されないときはＣＰＵがＦＰＧＡにアクセスすることを禁止するため、ローディング中のアクセスによってＦＰＧＡが異常に陥ることを防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の監視装置における各信号のタイムチャートである。
【図３】従来における監視装置の構成例を示した図である。
【図４】図３の監視装置における各信号のタイムチャートである。
【符号の説明】
１ ＦＰＧＡ
２ クロック発生器
４ 外部装置
６ 出力制限手段
７ 監視回路
４１ ＣＰＵ
Claims (2)
- ＦＰＧＡへのプログラムのローディングが終了するのを監視し、ローディングの終了前は外部装置に対してイニシャライズを行い、ローディングが終了するとイニシャライズを解除する監視装置において、
ＦＰＧＡにクロックを入力するクロック発生器と、
ローディングの終了前は前記クロック発生器から入力されたクロックをＦＰＧＡから出力させず、ローディングが終了するとクロックをＦＰＧＡから出力させる出力制限手段と、
ＦＰＧＡがクロックを出力しないときは外部装置に対してイニシャライズを行い、ＦＰＧＡがクロックを出力するとイニシャライズを解除する監視回路と、
を有することを特徴とする監視装置。 - 前記外部装置はＣＰＵで、前記監視回路はＦＰＧＡからクロックが出力されないときは、前記ＣＰＵがＦＰＧＡにアクセスすることを禁止することを特徴とする請求項１記載の監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162092A JP4258137B2 (ja) | 2001-05-30 | 2001-05-30 | 監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162092A JP4258137B2 (ja) | 2001-05-30 | 2001-05-30 | 監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002351669A JP2002351669A (ja) | 2002-12-06 |
| JP4258137B2 true JP4258137B2 (ja) | 2009-04-30 |
Family
ID=19005269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001162092A Expired - Fee Related JP4258137B2 (ja) | 2001-05-30 | 2001-05-30 | 監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4258137B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5438358B2 (ja) * | 2009-04-13 | 2014-03-12 | キヤノン株式会社 | データ処理装置及びその制御方法 |
| CN109839886A (zh) * | 2017-11-27 | 2019-06-04 | 中国航空工业集团公司西安航空计算技术研究所 | 一种多总线可重构处理器芯片电路 |
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2001
- 2001-05-30 JP JP2001162092A patent/JP4258137B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002351669A (ja) | 2002-12-06 |
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