JP3463055B2 - 遅延特性モニタ回路 - Google Patents
遅延特性モニタ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は遅延特性モニタ回路
に関し、特に、ＬＳＩ等の半導体集積回路に組み込ま
れ、半導体集積回路の遅延特性をモニタするためのモニ
タ回路に関する。
に関し、特に、ＬＳＩ等の半導体集積回路に組み込ま
れ、半導体集積回路の遅延特性をモニタするためのモニ
タ回路に関する。
【０００２】
【従来の技術】一般に、ＬＳＩを製造する際には、時
間、ガス、及び製造機械等各種パラメータが複雑に関与
している関係上、製造されたＬＳＩには所謂製造ばらつ
き（製品の出来不出来）が発生する。
間、ガス、及び製造機械等各種パラメータが複雑に関与
している関係上、製造されたＬＳＩには所謂製造ばらつ
き（製品の出来不出来）が発生する。
【０００３】高速性能が要求されるＬＳＩでは、このよ
うな製造ばらつきは、主に信号の伝搬遅延時間の差とな
って現れる。言い換えると、不出来なＬＳＩが搭載され
た装置では、設計信号遅延時間を確保できず、目標とす
る高速性能が達成できない。
うな製造ばらつきは、主に信号の伝搬遅延時間の差とな
って現れる。言い換えると、不出来なＬＳＩが搭載され
た装置では、設計信号遅延時間を確保できず、目標とす
る高速性能が達成できない。
【０００４】このような不具合を防止するため、ＬＳＩ
の遅延特性を事前に検査する必要があり、このため、予
めＬＳＩに発振回路を組み込んでおき、発振周波数を測
定して遅延特性を検査することが行われている。
の遅延特性を事前に検査する必要があり、このため、予
めＬＳＩに発振回路を組み込んでおき、発振周波数を測
定して遅延特性を検査することが行われている。
【０００５】従来、ＬＳＩの遅延特性をモニタする手法
として、例えば、特開昭６３−１８６４６１号公報に記
載された手法（以下従来技術と呼ぶ）が知られている。
として、例えば、特開昭６３−１８６４６１号公報に記
載された手法（以下従来技術と呼ぶ）が知られている。
【０００６】従来技術では、ＬＳＩチップの四隅にそれ
ぞれリングオシレータ回路が配置されており、発振指示
信号に応じてリングオシレータ回路は発振信号（出力信
号）を送出する。これら出力信号は、選択回路に与えら
れる。
ぞれリングオシレータ回路が配置されており、発振指示
信号に応じてリングオシレータ回路は発振信号（出力信
号）を送出する。これら出力信号は、選択回路に与えら
れる。
【０００７】従来技術では、発振指示信号を“１”とす
ると、４つのリングオシレータ回路が発振を開始する。
この際、２つの回路選択信号に対して“０”又は“１”
とすると、回路選択信号はデコーダ回路でデコードされ
て、選択回路に与えられる。選択回路では、２つの回路
選択信号の組み合わせによって、リングオシレータ出力
信号のうち一つを選択して（アクティブにして）、この
選択されたリングオシレータ出力信号が観測信号として
出力される。
ると、４つのリングオシレータ回路が発振を開始する。
この際、２つの回路選択信号に対して“０”又は“１”
とすると、回路選択信号はデコーダ回路でデコードされ
て、選択回路に与えられる。選択回路では、２つの回路
選択信号の組み合わせによって、リングオシレータ出力
信号のうち一つを選択して（アクティブにして）、この
選択されたリングオシレータ出力信号が観測信号として
出力される。
【０００８】
【発明が解決しようとする課題】ところで、従来技術に
おいては、複数の発振回路（リングオシレータ回路）が
一つの発振指示信号によって起動されている。このた
め、ＬＳＩ上の発振回路はすべて同時に発振動作を開始
することになる。つまり、周波数を測定したい発振回路
以外の発振回路も各自固有の周波数で発振動作を行って
いる。このため、従来技術において、次のような問題点
がある。
おいては、複数の発振回路（リングオシレータ回路）が
一つの発振指示信号によって起動されている。このた
め、ＬＳＩ上の発振回路はすべて同時に発振動作を開始
することになる。つまり、周波数を測定したい発振回路
以外の発振回路も各自固有の周波数で発振動作を行って
いる。このため、従来技術において、次のような問題点
がある。
【０００９】複数の発振回路には、同一の電源ライン
及びグランドラインから電源が供給される。このため、
発振回路が発振すると、その動作ノイズが電源ライン及
びグランドラインにのり、別の発振回路に伝達されて、
発振波上にノイズが誘発される。この結果、発振波形が
歪んでしまうという問題点がある。
及びグランドラインから電源が供給される。このため、
発振回路が発振すると、その動作ノイズが電源ライン及
びグランドラインにのり、別の発振回路に伝達されて、
発振波上にノイズが誘発される。この結果、発振波形が
歪んでしまうという問題点がある。
【００１０】一般に、ＬＳＩにおいては、ＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理形式が用いられ
ており、このＣＭＯＳ論理形式のＬＳＩでは、論理動作
が行われている部分（回路）にのみ電力が供給される。
従って、従来技術の場合、すべての発振回路を動作させ
る関係上、余分な電力を消費するという問題点がある。
さらに、各発振回路について、動作時の消費電力を個別
に調べることができないという問題点もある。
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理形式が用いられ
ており、このＣＭＯＳ論理形式のＬＳＩでは、論理動作
が行われている部分（回路）にのみ電力が供給される。
従って、従来技術の場合、すべての発振回路を動作させ
る関係上、余分な電力を消費するという問題点がある。
さらに、各発振回路について、動作時の消費電力を個別
に調べることができないという問題点もある。
【００１１】従来技術においては、ＬＳＩ端子の一部
が出力波形観測用専用端子としてが用いられており、こ
のため、ＬＳＩ論理機能のために用いられる端子数が制
限を受けてしまうという問題点もある。
が出力波形観測用専用端子としてが用いられており、こ
のため、ＬＳＩ論理機能のために用いられる端子数が制
限を受けてしまうという問題点もある。
【００１２】本発明の目的は、発振波形の歪みを防止し
て正確に発振周波数を測定することのできる遅延特性モ
ニタ回路を提供することにある。
て正確に発振周波数を測定することのできる遅延特性モ
ニタ回路を提供することにある。
【００１３】本発明の他の目的は、発振回路の消費電力
を調べることのできる遅延特性モニタ回路を提供するこ
とにある。
を調べることのできる遅延特性モニタ回路を提供するこ
とにある。
【００１４】本発明のさらに他の目的は、出力波形観測
用専用端子を設ける必要のない遅延特性モニタ回路を提
供することにある。
用専用端子を設ける必要のない遅延特性モニタ回路を提
供することにある。
【００１５】
【課題を解決するための手段】 本発明によれば、半導
体集積回路チップ内に分散して配置された複数の発振回
路と、外部入力信号に応じて発振選択信号を生成し、該
発信選択信号に応じて前記複数の発振回路のうち選択さ
れたものだけを選択発振回路として発振動作させる発振
動作選択手段と、前記発振回路の数より一つ多い入力端
を備えたＯＲゲートからなり、前記入力端は一つを除い
て前記発振回路に接続され、遅延特性のモニタが行われ
ない場合、前記半導体集積回路内部の論理信号を前記発
振回路に接続されていない入力端に与えて出力制御を行
い、前記選択発振回路の出力を外部端子に出力する出力
手段とによって構成されることを特徴とする遅延特性モ
ニタ回路が得られる。
体集積回路チップ内に分散して配置された複数の発振回
路と、外部入力信号に応じて発振選択信号を生成し、該
発信選択信号に応じて前記複数の発振回路のうち選択さ
れたものだけを選択発振回路として発振動作させる発振
動作選択手段と、前記発振回路の数より一つ多い入力端
を備えたＯＲゲートからなり、前記入力端は一つを除い
て前記発振回路に接続され、遅延特性のモニタが行われ
ない場合、前記半導体集積回路内部の論理信号を前記発
振回路に接続されていない入力端に与えて出力制御を行
い、前記選択発振回路の出力を外部端子に出力する出力
手段とによって構成されることを特徴とする遅延特性モ
ニタ回路が得られる。
【００１６】 この際、前記発振回路の各々には前記発
振選択信号と発振制御用信号が与えられ、前記発振回路
の各々は、前記発振選択信号及び前記発振制御用信号が
ともに同一の論理値である際、前記選択発振回路となる
ようにしてもよい。
振選択信号と発振制御用信号が与えられ、前記発振回路
の各々は、前記発振選択信号及び前記発振制御用信号が
ともに同一の論理値である際、前記選択発振回路となる
ようにしてもよい。
【００１７】 また、前記発振回路の各々は、前記発振
選択信号及び前記発振制御用信号がともに理論値“１”
である際、前記選択発振回路となるようにしてもよい。
選択信号及び前記発振制御用信号がともに理論値“１”
である際、前記選択発振回路となるようにしてもよい。
【００１８】 また、上述の各々の構成に加えて、前記
発振制御用信号は遅延特性のモニタを行うか否かを示す
信号であり、前記制御手段は、前記発振制御用信号が遅
延特性のモニタを行うことを示している際、前記論理信
号の通過を阻止するようにしてもよい。
発振制御用信号は遅延特性のモニタを行うか否かを示す
信号であり、前記制御手段は、前記発振制御用信号が遅
延特性のモニタを行うことを示している際、前記論理信
号の通過を阻止するようにしてもよい。
【００１９】 さらに、前記発振制御用信号は遅延特性
のモニタを行う際、論理値“１”示し、前記制御手段
は、前記発振制御用信号を反転するインバータと、前記
インバータの出力及び前記論理信号が与えられその出力
が前記ＯＲゲートの入力端の一つに接続されたＡＮＤゲ
ートとを有する構成としてもよい。
のモニタを行う際、論理値“１”示し、前記制御手段
は、前記発振制御用信号を反転するインバータと、前記
インバータの出力及び前記論理信号が与えられその出力
が前記ＯＲゲートの入力端の一つに接続されたＡＮＤゲ
ートとを有する構成としてもよい。
【００２０】 さらに、前記外部端子は前記半導体集積
回路チップに備えられた外部端子とするようにしてもよ
い。
回路チップに備えられた外部端子とするようにしてもよ
い。
【００２１】
【００２２】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００２３】図１を参照して、ＬＳＩチップ（図示せ
ず）上に複数の発振回路１１乃至１４が配置され、これ
ら発振回路１１乃至１４は互いに離れた位置に配置され
る（図示の例は、４つの発振回路１１乃至１４が配置さ
れているが、発振回路の数は複数個以上であればよい。
ただし、一般に、発振回路の個数は２のｎ（ｎは１以上
の整数）乗個とされる）。そして、これら発振回路１１
乃至１４は、ＬＳＩの内部領域を形成する際同時に形成
される。
ず）上に複数の発振回路１１乃至１４が配置され、これ
ら発振回路１１乃至１４は互いに離れた位置に配置され
る（図示の例は、４つの発振回路１１乃至１４が配置さ
れているが、発振回路の数は複数個以上であればよい。
ただし、一般に、発振回路の個数は２のｎ（ｎは１以上
の整数）乗個とされる）。そして、これら発振回路１１
乃至１４は、ＬＳＩの内部領域を形成する際同時に形成
される。
【００２４】発振回路１１乃至１４には共通に外部から
発振制御信号Ａが与えられるとともに、発振選択回路１
から発振回路１１乃至１４にそれぞれ選択信号Ｃ１乃至
Ｃ４が与えられる。そして、後述するように、発振回路
１１乃至１４は発振制御信号Ａ及び選択信号Ｃ１乃至Ｃ
４に応じて発振動作を開始する。
発振制御信号Ａが与えられるとともに、発振選択回路１
から発振回路１１乃至１４にそれぞれ選択信号Ｃ１乃至
Ｃ４が与えられる。そして、後述するように、発振回路
１１乃至１４は発振制御信号Ａ及び選択信号Ｃ１乃至Ｃ
４に応じて発振動作を開始する。
【００２５】発振選択回路１は、例えば、デコーダ回路
であり、外部から与えられる入力信号Ｂに基づいて選択
信号Ｃ１乃至Ｃ４を生成する。具体的には、発振選択回
路１は、ｎ個の入力信号から、２のｎ乗個のデコード信
号（選択信号）を生成する。図示の例では、４個の選択
信号Ｃ１乃至Ｃ４が生成されるので、発振選択回路１に
は２個の入力信号が与えられる（ここで、２個の入力信
号を入力信号Ｂ１及びＢ２とする）。
であり、外部から与えられる入力信号Ｂに基づいて選択
信号Ｃ１乃至Ｃ４を生成する。具体的には、発振選択回
路１は、ｎ個の入力信号から、２のｎ乗個のデコード信
号（選択信号）を生成する。図示の例では、４個の選択
信号Ｃ１乃至Ｃ４が生成されるので、発振選択回路１に
は２個の入力信号が与えられる（ここで、２個の入力信
号を入力信号Ｂ１及びＢ２とする）。
【００２６】図２（ａ）を参照して、発振回路の構成に
ついて説明する。発振回路１１に注目して、発振回路１
１は、ＡＮＤゲート１１ａ、奇数個のＮＡＮＤゲート１
１１乃至１１Ｍ（Ｍは偶数）、及びＮＡＮＤゲート１１
ｂを備えている。そして、奇数個のＮＡＮＤゲート１１
１乃至１１Ｍは、図示のように、閉ループを構成してい
る。なお、ＮＡＮＤゲート１１２乃至１１Ｍ及び１１ｂ
はインバータで置き換えてもよい。
ついて説明する。発振回路１１に注目して、発振回路１
１は、ＡＮＤゲート１１ａ、奇数個のＮＡＮＤゲート１
１１乃至１１Ｍ（Ｍは偶数）、及びＮＡＮＤゲート１１
ｂを備えている。そして、奇数個のＮＡＮＤゲート１１
１乃至１１Ｍは、図示のように、閉ループを構成してい
る。なお、ＮＡＮＤゲート１１２乃至１１Ｍ及び１１ｂ
はインバータで置き換えてもよい。
【００２７】また、図２（ａ）に示す発振回路に代えて
図２（ｂ）に示す発振回路が用いられることもある。図
２（ｂ）に示す発振回路において、図２（ａ）に示す発
振回路と同一の構成要素については同一の参照番号を付
す。図２（ｂ）に示す発振回路は、さらに分周器３を備
えるとともにＮＡＮＤゲート１１ｂの代わりにＮＡＮＤ
ゲート１１ｃを備えている。分周器３はＮＡＮＤゲート
１１ＭとＮＡＮＤゲート１１ｃとの間に配置され、ＮＡ
ＮＤゲート１１ｃには分周器出力及びＡＮＤゲート１１
ａの出力が与えられる。そして、図２（ｂ）に示す発振
回路は、発振周波数が高すぎて周波数カウンタの測定可
能範囲を越えてしまう恐れがある場合に用いられる。な
お、図１に示す発振回路１２乃至１４も発振回路１１と
同様の構成を備えている。
図２（ｂ）に示す発振回路が用いられることもある。図
２（ｂ）に示す発振回路において、図２（ａ）に示す発
振回路と同一の構成要素については同一の参照番号を付
す。図２（ｂ）に示す発振回路は、さらに分周器３を備
えるとともにＮＡＮＤゲート１１ｂの代わりにＮＡＮＤ
ゲート１１ｃを備えている。分周器３はＮＡＮＤゲート
１１ＭとＮＡＮＤゲート１１ｃとの間に配置され、ＮＡ
ＮＤゲート１１ｃには分周器出力及びＡＮＤゲート１１
ａの出力が与えられる。そして、図２（ｂ）に示す発振
回路は、発振周波数が高すぎて周波数カウンタの測定可
能範囲を越えてしまう恐れがある場合に用いられる。な
お、図１に示す発振回路１２乃至１４も発振回路１１と
同様の構成を備えている。
【００２８】図２（ａ）及び（ｂ）から明らかなよう
に、発振回路１１では、ＡＮＤゲート１１ａにおいて発
振制御用信号Ａと選択信号Ｃ１との論理積をとって、論
理積信号を生成し、この論理積信号によって発振の開始
及び停止を行っている。
に、発振回路１１では、ＡＮＤゲート１１ａにおいて発
振制御用信号Ａと選択信号Ｃ１との論理積をとって、論
理積信号を生成し、この論理積信号によって発振の開始
及び停止を行っている。
【００２９】具体的には、発振回路１１では、発振制御
用信号Ａ及び選択信号Ｃ１がともに論理値“１”である
際、ＡＮＤゲート１１ａは論理積信号として論理値
“１”を送出し、これによって、発振回路１１は、発振
動作を開始する。一方、発振制御用信号Ａ及び選択信号
Ｃ１の少なくとも一方が論理値“０”である際、ＡＮＤ
ゲート１１ａは論理積信号として論理値“０”を送出
し、これによって、発振回路１１は、発振動作を停止す
る。
用信号Ａ及び選択信号Ｃ１がともに論理値“１”である
際、ＡＮＤゲート１１ａは論理積信号として論理値
“１”を送出し、これによって、発振回路１１は、発振
動作を開始する。一方、発振制御用信号Ａ及び選択信号
Ｃ１の少なくとも一方が論理値“０”である際、ＡＮＤ
ゲート１１ａは論理積信号として論理値“０”を送出
し、これによって、発振回路１１は、発振動作を停止す
る。
【００３０】ここで、図１及び図３を参照して、いま、
発振選択回路１では、入力信号Ｂ１及びＢ２の論理値に
応じて、図３に示すように選択信号Ｃ１乃至Ｃ４とする
と、発振回路１１は、発振制御用信号Ａが論理値“１”
で入力信号Ｂ１及びＢ２がともに論理値“０”の際、発
振出力信号Ｄ１を送出する。同様にして、発振制御用信
号Ａが論理値“１”で入力信号Ｂ１及びＢ２がそれぞれ
論理値“０”及び“１”の際、発振回路１２は発振出力
信号Ｄ２を出力し、発振制御用信号Ａが論理値“１”で
入力信号Ｂ１及びＢ２がそれぞれ論理値“１”及び
“０”の際、発振回路１３は発振出力信号Ｄ３を出力す
る。また、発振制御用信号Ａが論理値“１”で入力信号
Ｂ１及びＢ２がともに論理値“１”の際、発振回路１４
は発振出力信号Ｄ４を出力する。
発振選択回路１では、入力信号Ｂ１及びＢ２の論理値に
応じて、図３に示すように選択信号Ｃ１乃至Ｃ４とする
と、発振回路１１は、発振制御用信号Ａが論理値“１”
で入力信号Ｂ１及びＢ２がともに論理値“０”の際、発
振出力信号Ｄ１を送出する。同様にして、発振制御用信
号Ａが論理値“１”で入力信号Ｂ１及びＢ２がそれぞれ
論理値“０”及び“１”の際、発振回路１２は発振出力
信号Ｄ２を出力し、発振制御用信号Ａが論理値“１”で
入力信号Ｂ１及びＢ２がそれぞれ論理値“１”及び
“０”の際、発振回路１３は発振出力信号Ｄ３を出力す
る。また、発振制御用信号Ａが論理値“１”で入力信号
Ｂ１及びＢ２がともに論理値“１”の際、発振回路１４
は発振出力信号Ｄ４を出力する。
【００３１】出力選択回路２には入力信号Ｂ１及びＢ２
が与えられており、出力選択回路２は、入力信号Ｂ１及
びＢ２に応じて発振出力信号Ｄ１乃至Ｄ４を選択的に外
部出力信号として出力する。
が与えられており、出力選択回路２は、入力信号Ｂ１及
びＢ２に応じて発振出力信号Ｄ１乃至Ｄ４を選択的に外
部出力信号として出力する。
【００３２】具体的には、入力信号Ｂ１及びＢ２がとも
に論理値“０”の際、出力選択回路２は、発振出力信号
Ｄ１を外部出力信号として出力する。同様に、入力信号
Ｂ１及びＢ２がそれぞれ論理値“０”及び“１”の際、
出力選択回路２は発振出力信号Ｄ２を外部出力信号とし
て出力し、入力信号Ｂ１及びＢ２がそれぞれ論理値
“１”及び“０”の際、出力選択回路２は発振出力信号
Ｄ３を外部出力信号として出力する。また、入力信号Ｂ
１及びＢ２がともに論理値“１”の際、出力選択回路２
は発振出力信号Ｄ４を外部出力信号として出力する。
に論理値“０”の際、出力選択回路２は、発振出力信号
Ｄ１を外部出力信号として出力する。同様に、入力信号
Ｂ１及びＢ２がそれぞれ論理値“０”及び“１”の際、
出力選択回路２は発振出力信号Ｄ２を外部出力信号とし
て出力し、入力信号Ｂ１及びＢ２がそれぞれ論理値
“１”及び“０”の際、出力選択回路２は発振出力信号
Ｄ３を外部出力信号として出力する。また、入力信号Ｂ
１及びＢ２がともに論理値“１”の際、出力選択回路２
は発振出力信号Ｄ４を外部出力信号として出力する。
【００３３】図４に本発明による遅延特性モニタ回路の
他の例を示す。
他の例を示す。
【００３４】図４において、図１に示す構成要素と同一
の構成要素については同一の参照番号を示す説明を省略
する。図４に示す遅延特性モニタ回路では、出力選択回
路２の代わりに４入力ＯＲゲート４が用いられる。図３
に示すように、発振動作を行っていない場合には、各発
振回路１１乃至１４では、論理値“０”を出力するか
ら、結果的に、ＯＲゲート４は、発振動作中の発振回路
の出力を選択して外部出力信号として送出することにな
る。
の構成要素については同一の参照番号を示す説明を省略
する。図４に示す遅延特性モニタ回路では、出力選択回
路２の代わりに４入力ＯＲゲート４が用いられる。図３
に示すように、発振動作を行っていない場合には、各発
振回路１１乃至１４では、論理値“０”を出力するか
ら、結果的に、ＯＲゲート４は、発振動作中の発振回路
の出力を選択して外部出力信号として送出することにな
る。
【００３５】このように、ＯＲゲート４を用いることに
よって、入力信号Ｂを出力選択回路に分配するための配
線が不要となり、配線上有利となる。
よって、入力信号Ｂを出力選択回路に分配するための配
線が不要となり、配線上有利となる。
【００３６】図５に本発明による遅延特性モニタ回路の
他の例を示す。
他の例を示す。
【００３７】図５において、図４に示す構成要素と同一
の構成要素については同一の参照番号を示す説明を省略
する。図５に示す遅延特性モニタ回路では、４入力ＯＲ
ゲート４の代わりに５入力ＯＲゲート５が用いられる。
図示のように、ＯＲゲート５の４入力にはそれぞれ発振
回路１１乃至１４の出力が接続され、ＯＲゲート５の残
り１入力は制御回路６ａに接続されている。
の構成要素については同一の参照番号を示す説明を省略
する。図５に示す遅延特性モニタ回路では、４入力ＯＲ
ゲート４の代わりに５入力ＯＲゲート５が用いられる。
図示のように、ＯＲゲート５の４入力にはそれぞれ発振
回路１１乃至１４の出力が接続され、ＯＲゲート５の残
り１入力は制御回路６ａに接続されている。
【００３８】この制御回路６ａはインバータ６及びＡＮ
Ｄゲート７を備えており、インバータ６には発振制御用
信号Ａが与えられる。インバータ６の出力はＡＮＤゲー
ト７に与えられ、また、ＡＮＤゲート７には、図中破線
で示すように、ＬＳＩ内部の論理信号Ｆが与えられる。
Ｄゲート７を備えており、インバータ６には発振制御用
信号Ａが与えられる。インバータ６の出力はＡＮＤゲー
ト７に与えられ、また、ＡＮＤゲート７には、図中破線
で示すように、ＬＳＩ内部の論理信号Ｆが与えられる。
【００３９】発振回路による検査、つまり、遅延特性の
測定を行わない場合には、発振制御用信号Ａは論理値
“０”となるから、インバータ６の出力は論理値“１”
となって、ＡＮＤゲート７は論理信号Ｆを出力すること
になる。発振制御用信号Ａは論理値“０”の際には、発
振回路１１乃至１４はいずれも発振動作を行わないか
ら、ＯＲゲート５からは論理信号Ｆが外部出力信号とし
て出力されることになる。
測定を行わない場合には、発振制御用信号Ａは論理値
“０”となるから、インバータ６の出力は論理値“１”
となって、ＡＮＤゲート７は論理信号Ｆを出力すること
になる。発振制御用信号Ａは論理値“０”の際には、発
振回路１１乃至１４はいずれも発振動作を行わないか
ら、ＯＲゲート５からは論理信号Ｆが外部出力信号とし
て出力されることになる。
【００４０】一方、遅延特性の測定を行う場合には、発
振制御用信号Ａは論理値“１”となるから、インバータ
６の出力は論理値“０”となって、ＡＮＤゲート７は論
理信号Ｆに関係なく、論理値“０”を出力する。その結
果、ＯＲゲート５からは発振出力信号Ｄ１乃至Ｄ４のい
ずれかが外部出力信号として出力されることになる。
振制御用信号Ａは論理値“１”となるから、インバータ
６の出力は論理値“０”となって、ＡＮＤゲート７は論
理信号Ｆに関係なく、論理値“０”を出力する。その結
果、ＯＲゲート５からは発振出力信号Ｄ１乃至Ｄ４のい
ずれかが外部出力信号として出力されることになる。
【００４１】このように、図５に示す例では、遅延特性
の測定を行わない場合には、ＯＲゲート５の出力端子を
ＬＳＩ本来の出力用端子として用いることができ、ＬＳ
Ｉの外部端子を有効に利用できる。
の測定を行わない場合には、ＯＲゲート５の出力端子を
ＬＳＩ本来の出力用端子として用いることができ、ＬＳ
Ｉの外部端子を有効に利用できる。
【００４２】
【発明の効果】以上説明したように、本発明では選択的
に複数の発振回路のうちの一つのみを動作させるように
したから、発振波形の歪みを防止して正確に発振周波数
を測定することのできるばかりでなく、個々の発振回路
の消費電力を調べることができるという効果がある。
に複数の発振回路のうちの一つのみを動作させるように
したから、発振波形の歪みを防止して正確に発振周波数
を測定することのできるばかりでなく、個々の発振回路
の消費電力を調べることができるという効果がある。
【００４３】また、本発明では、遅延特性の測定を行わ
ない場合には、発振出力信号の出力端子をＬＳＩ本来の
出力用端子として用いることができ、ＬＳＩの外部端子
を有効に利用できるという効果がある。
ない場合には、発振出力信号の出力端子をＬＳＩ本来の
出力用端子として用いることができ、ＬＳＩの外部端子
を有効に利用できるという効果がある。
【図１】本発明による遅延特性モニタ回路の一例を示す
ブロック図である。
ブロック図である。
【図２】図１に示す発振回路の構成を示す図であり、
（ａ）は発振回路の一例を示す図、（ｂ）は発振回路の
他の例を示す図である。
（ａ）は発振回路の一例を示す図、（ｂ）は発振回路の
他の例を示す図である。
【図３】図１に示す遅延特性モニタ回路の動作を説明す
るための真理値表を示す図である。
るための真理値表を示す図である。
【図４】本発明による遅延特性モニタ回路の他の例を示
すブロック図である。
すブロック図である。
【図５】本発明による遅延特性モニタ回路のさらに他の
例を示すブロック図である。
例を示すブロック図である。
１ 発振選択回路
２ 出力選択回路
３ 分周回路
４、５ ＯＲゲート
６ インバータ
７ ＡＮＤゲート
１１〜１４ 発振回路
Claims (6)
- 【請求項１】 半導体集積回路チップ内に分散して配置
された複数の発振回路と、外部入力信号に応じて発振選
択信号を生成し、該発信選択信号に応じて前記複数の発
振回路のうち選択されたものだけを選択発振回路として
発振動作させる発振動作選択手段と、前記発振回路の数
より一つ多い入力端を備えたＯＲゲートからなり、前記
入力端は一つを除いて前記発振回路に接続され、遅延特
性のモニタが行われない場合、前記半導体集積回路内部
の論理信号を前記発振回路に接続されていない入力端に
与えて出力制御を行い、前記選択発振回路の出力を外部
端子に出力する出力手段とによって構成されることを特
徴とする遅延特性モニタ回路。 - 【請求項２】 前記発振回路の各々には前記発振選択信
号と発振制御用信号が与えられ、前記発振回路の各々
は、前記発振選択信号及び前記発振制御用信号がともに
同一の論理値である際、前記選択発振回路となることを
特徴とする請求項１記載の遅延特性モニタ回路。 - 【請求項３】 前記発振回路の各々は、前記発振選択信
号及び前記発振制御用信号がともに理論値“１”である
際、前記選択発振回路となることを特徴とする請求項２
に記載の遅延特性モニタ回路。 - 【請求項４】 前記発振制御用信号は遅延特性のモニタ
を行うか否かを示す信号であり、前記制御手段は、前記
発振制御用信号が遅延特性のモニタを行うことを示して
いる際、前記論理信号の通過を阻止するようにしたこと
を特徴とする、請求項１〜請求項３に記載の遅延特性モ
ニタ回路。 - 【請求項５】 前記発振制御用信号は遅延特性のモニタ
を行う際、論理値“１”を示し、前記制御手段は、前記
発振制御用信号を反転するインバータと、前記インバー
タの出力及び前記論理信号が与えられその出力が前記Ｏ
Ｒゲートの入力端の一つに接続されたＡＮＤゲートとを
有することを特徴とする、請求項４に記載の遅延特性モ
ニタ回路。 - 【請求項６】 前記外部端子は前記半導体集積回路チッ
プに備えられた外部端子であることを特徴とする、請求
項５に遅延特性モニタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01350196A JP3463055B2 (ja) | 1996-01-30 | 1996-01-30 | 遅延特性モニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01350196A JP3463055B2 (ja) | 1996-01-30 | 1996-01-30 | 遅延特性モニタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09211086A JPH09211086A (ja) | 1997-08-15 |
| JP3463055B2 true JP3463055B2 (ja) | 2003-11-05 |
Family
ID=11834879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01350196A Expired - Fee Related JP3463055B2 (ja) | 1996-01-30 | 1996-01-30 | 遅延特性モニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463055B2 (ja) |
-
1996
- 1996-01-30 JP JP01350196A patent/JP3463055B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09211086A (ja) | 1997-08-15 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030408 |
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