JP3463055B2 - 遅延特性モニタ回路 - Google Patents
遅延特性モニタ回路Info
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Description
【0001】
【発明の属する技術分野】本発明は遅延特性モニタ回路
に関し、特に、LSI等の半導体集積回路に組み込ま
れ、半導体集積回路の遅延特性をモニタするためのモニ
タ回路に関する。
に関し、特に、LSI等の半導体集積回路に組み込ま
れ、半導体集積回路の遅延特性をモニタするためのモニ
タ回路に関する。
【0002】
【従来の技術】一般に、LSIを製造する際には、時
間、ガス、及び製造機械等各種パラメータが複雑に関与
している関係上、製造されたLSIには所謂製造ばらつ
き(製品の出来不出来)が発生する。
間、ガス、及び製造機械等各種パラメータが複雑に関与
している関係上、製造されたLSIには所謂製造ばらつ
き(製品の出来不出来)が発生する。
【0003】高速性能が要求されるLSIでは、このよ
うな製造ばらつきは、主に信号の伝搬遅延時間の差とな
って現れる。言い換えると、不出来なLSIが搭載され
た装置では、設計信号遅延時間を確保できず、目標とす
る高速性能が達成できない。
うな製造ばらつきは、主に信号の伝搬遅延時間の差とな
って現れる。言い換えると、不出来なLSIが搭載され
た装置では、設計信号遅延時間を確保できず、目標とす
る高速性能が達成できない。
【0004】このような不具合を防止するため、LSI
の遅延特性を事前に検査する必要があり、このため、予
めLSIに発振回路を組み込んでおき、発振周波数を測
定して遅延特性を検査することが行われている。
の遅延特性を事前に検査する必要があり、このため、予
めLSIに発振回路を組み込んでおき、発振周波数を測
定して遅延特性を検査することが行われている。
【0005】従来、LSIの遅延特性をモニタする手法
として、例えば、特開昭63−186461号公報に記
載された手法(以下従来技術と呼ぶ)が知られている。
として、例えば、特開昭63−186461号公報に記
載された手法(以下従来技術と呼ぶ)が知られている。
【0006】従来技術では、LSIチップの四隅にそれ
ぞれリングオシレータ回路が配置されており、発振指示
信号に応じてリングオシレータ回路は発振信号(出力信
号)を送出する。これら出力信号は、選択回路に与えら
れる。
ぞれリングオシレータ回路が配置されており、発振指示
信号に応じてリングオシレータ回路は発振信号(出力信
号)を送出する。これら出力信号は、選択回路に与えら
れる。
【0007】従来技術では、発振指示信号を“1”とす
ると、4つのリングオシレータ回路が発振を開始する。
この際、2つの回路選択信号に対して“0”又は“1”
とすると、回路選択信号はデコーダ回路でデコードされ
て、選択回路に与えられる。選択回路では、2つの回路
選択信号の組み合わせによって、リングオシレータ出力
信号のうち一つを選択して(アクティブにして)、この
選択されたリングオシレータ出力信号が観測信号として
出力される。
ると、4つのリングオシレータ回路が発振を開始する。
この際、2つの回路選択信号に対して“0”又は“1”
とすると、回路選択信号はデコーダ回路でデコードされ
て、選択回路に与えられる。選択回路では、2つの回路
選択信号の組み合わせによって、リングオシレータ出力
信号のうち一つを選択して(アクティブにして)、この
選択されたリングオシレータ出力信号が観測信号として
出力される。
【0008】
【発明が解決しようとする課題】ところで、従来技術に
おいては、複数の発振回路(リングオシレータ回路)が
一つの発振指示信号によって起動されている。このた
め、LSI上の発振回路はすべて同時に発振動作を開始
することになる。つまり、周波数を測定したい発振回路
以外の発振回路も各自固有の周波数で発振動作を行って
いる。このため、従来技術において、次のような問題点
がある。
おいては、複数の発振回路(リングオシレータ回路)が
一つの発振指示信号によって起動されている。このた
め、LSI上の発振回路はすべて同時に発振動作を開始
することになる。つまり、周波数を測定したい発振回路
以外の発振回路も各自固有の周波数で発振動作を行って
いる。このため、従来技術において、次のような問題点
がある。
【0009】複数の発振回路には、同一の電源ライン
及びグランドラインから電源が供給される。このため、
発振回路が発振すると、その動作ノイズが電源ライン及
びグランドラインにのり、別の発振回路に伝達されて、
発振波上にノイズが誘発される。この結果、発振波形が
歪んでしまうという問題点がある。
及びグランドラインから電源が供給される。このため、
発振回路が発振すると、その動作ノイズが電源ライン及
びグランドラインにのり、別の発振回路に伝達されて、
発振波上にノイズが誘発される。この結果、発振波形が
歪んでしまうという問題点がある。
【0010】一般に、LSIにおいては、CMOS
(Complementary Metal Oxid
e Semiconductor)論理形式が用いられ
ており、このCMOS論理形式のLSIでは、論理動作
が行われている部分(回路)にのみ電力が供給される。
従って、従来技術の場合、すべての発振回路を動作させ
る関係上、余分な電力を消費するという問題点がある。
さらに、各発振回路について、動作時の消費電力を個別
に調べることができないという問題点もある。
(Complementary Metal Oxid
e Semiconductor)論理形式が用いられ
ており、このCMOS論理形式のLSIでは、論理動作
が行われている部分(回路)にのみ電力が供給される。
従って、従来技術の場合、すべての発振回路を動作させ
る関係上、余分な電力を消費するという問題点がある。
さらに、各発振回路について、動作時の消費電力を個別
に調べることができないという問題点もある。
【0011】従来技術においては、LSI端子の一部
が出力波形観測用専用端子としてが用いられており、こ
のため、LSI論理機能のために用いられる端子数が制
限を受けてしまうという問題点もある。
が出力波形観測用専用端子としてが用いられており、こ
のため、LSI論理機能のために用いられる端子数が制
限を受けてしまうという問題点もある。
【0012】本発明の目的は、発振波形の歪みを防止し
て正確に発振周波数を測定することのできる遅延特性モ
ニタ回路を提供することにある。
て正確に発振周波数を測定することのできる遅延特性モ
ニタ回路を提供することにある。
【0013】本発明の他の目的は、発振回路の消費電力
を調べることのできる遅延特性モニタ回路を提供するこ
とにある。
を調べることのできる遅延特性モニタ回路を提供するこ
とにある。
【0014】本発明のさらに他の目的は、出力波形観測
用専用端子を設ける必要のない遅延特性モニタ回路を提
供することにある。
用専用端子を設ける必要のない遅延特性モニタ回路を提
供することにある。
【0015】
【課題を解決するための手段】 本発明によれば、半導
体集積回路チップ内に分散して配置された複数の発振回
路と、外部入力信号に応じて発振選択信号を生成し、該
発信選択信号に応じて前記複数の発振回路のうち選択さ
れたものだけを選択発振回路として発振動作させる発振
動作選択手段と、前記発振回路の数より一つ多い入力端
を備えたORゲートからなり、前記入力端は一つを除い
て前記発振回路に接続され、遅延特性のモニタが行われ
ない場合、前記半導体集積回路内部の論理信号を前記発
振回路に接続されていない入力端に与えて出力制御を行
い、前記選択発振回路の出力を外部端子に出力する出力
手段とによって構成されることを特徴とする遅延特性モ
ニタ回路が得られる。
体集積回路チップ内に分散して配置された複数の発振回
路と、外部入力信号に応じて発振選択信号を生成し、該
発信選択信号に応じて前記複数の発振回路のうち選択さ
れたものだけを選択発振回路として発振動作させる発振
動作選択手段と、前記発振回路の数より一つ多い入力端
を備えたORゲートからなり、前記入力端は一つを除い
て前記発振回路に接続され、遅延特性のモニタが行われ
ない場合、前記半導体集積回路内部の論理信号を前記発
振回路に接続されていない入力端に与えて出力制御を行
い、前記選択発振回路の出力を外部端子に出力する出力
手段とによって構成されることを特徴とする遅延特性モ
ニタ回路が得られる。
【0016】 この際、前記発振回路の各々には前記発
振選択信号と発振制御用信号が与えられ、前記発振回路
の各々は、前記発振選択信号及び前記発振制御用信号が
ともに同一の論理値である際、前記選択発振回路となる
ようにしてもよい。
振選択信号と発振制御用信号が与えられ、前記発振回路
の各々は、前記発振選択信号及び前記発振制御用信号が
ともに同一の論理値である際、前記選択発振回路となる
ようにしてもよい。
【0017】 また、前記発振回路の各々は、前記発振
選択信号及び前記発振制御用信号がともに理論値“1”
である際、前記選択発振回路となるようにしてもよい。
選択信号及び前記発振制御用信号がともに理論値“1”
である際、前記選択発振回路となるようにしてもよい。
【0018】 また、上述の各々の構成に加えて、前記
発振制御用信号は遅延特性のモニタを行うか否かを示す
信号であり、前記制御手段は、前記発振制御用信号が遅
延特性のモニタを行うことを示している際、前記論理信
号の通過を阻止するようにしてもよい。
発振制御用信号は遅延特性のモニタを行うか否かを示す
信号であり、前記制御手段は、前記発振制御用信号が遅
延特性のモニタを行うことを示している際、前記論理信
号の通過を阻止するようにしてもよい。
【0019】 さらに、前記発振制御用信号は遅延特性
のモニタを行う際、論理値“1”示し、前記制御手段
は、前記発振制御用信号を反転するインバータと、前記
インバータの出力及び前記論理信号が与えられその出力
が前記ORゲートの入力端の一つに接続されたANDゲ
ートとを有する構成としてもよい。
のモニタを行う際、論理値“1”示し、前記制御手段
は、前記発振制御用信号を反転するインバータと、前記
インバータの出力及び前記論理信号が与えられその出力
が前記ORゲートの入力端の一つに接続されたANDゲ
ートとを有する構成としてもよい。
【0020】 さらに、前記外部端子は前記半導体集積
回路チップに備えられた外部端子とするようにしてもよ
い。
回路チップに備えられた外部端子とするようにしてもよ
い。
【0021】
【0022】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【0023】図1を参照して、LSIチップ(図示せ
ず)上に複数の発振回路11乃至14が配置され、これ
ら発振回路11乃至14は互いに離れた位置に配置され
る(図示の例は、4つの発振回路11乃至14が配置さ
れているが、発振回路の数は複数個以上であればよい。
ただし、一般に、発振回路の個数は2のn(nは1以上
の整数)乗個とされる)。そして、これら発振回路11
乃至14は、LSIの内部領域を形成する際同時に形成
される。
ず)上に複数の発振回路11乃至14が配置され、これ
ら発振回路11乃至14は互いに離れた位置に配置され
る(図示の例は、4つの発振回路11乃至14が配置さ
れているが、発振回路の数は複数個以上であればよい。
ただし、一般に、発振回路の個数は2のn(nは1以上
の整数)乗個とされる)。そして、これら発振回路11
乃至14は、LSIの内部領域を形成する際同時に形成
される。
【0024】発振回路11乃至14には共通に外部から
発振制御信号Aが与えられるとともに、発振選択回路1
から発振回路11乃至14にそれぞれ選択信号C1乃至
C4が与えられる。そして、後述するように、発振回路
11乃至14は発振制御信号A及び選択信号C1乃至C
4に応じて発振動作を開始する。
発振制御信号Aが与えられるとともに、発振選択回路1
から発振回路11乃至14にそれぞれ選択信号C1乃至
C4が与えられる。そして、後述するように、発振回路
11乃至14は発振制御信号A及び選択信号C1乃至C
4に応じて発振動作を開始する。
【0025】発振選択回路1は、例えば、デコーダ回路
であり、外部から与えられる入力信号Bに基づいて選択
信号C1乃至C4を生成する。具体的には、発振選択回
路1は、n個の入力信号から、2のn乗個のデコード信
号(選択信号)を生成する。図示の例では、4個の選択
信号C1乃至C4が生成されるので、発振選択回路1に
は2個の入力信号が与えられる(ここで、2個の入力信
号を入力信号B1及びB2とする)。
であり、外部から与えられる入力信号Bに基づいて選択
信号C1乃至C4を生成する。具体的には、発振選択回
路1は、n個の入力信号から、2のn乗個のデコード信
号(選択信号)を生成する。図示の例では、4個の選択
信号C1乃至C4が生成されるので、発振選択回路1に
は2個の入力信号が与えられる(ここで、2個の入力信
号を入力信号B1及びB2とする)。
【0026】図2(a)を参照して、発振回路の構成に
ついて説明する。発振回路11に注目して、発振回路1
1は、ANDゲート11a、奇数個のNANDゲート1
11乃至11M(Mは偶数)、及びNANDゲート11
bを備えている。そして、奇数個のNANDゲート11
1乃至11Mは、図示のように、閉ループを構成してい
る。なお、NANDゲート112乃至11M及び11b
はインバータで置き換えてもよい。
ついて説明する。発振回路11に注目して、発振回路1
1は、ANDゲート11a、奇数個のNANDゲート1
11乃至11M(Mは偶数)、及びNANDゲート11
bを備えている。そして、奇数個のNANDゲート11
1乃至11Mは、図示のように、閉ループを構成してい
る。なお、NANDゲート112乃至11M及び11b
はインバータで置き換えてもよい。
【0027】また、図2(a)に示す発振回路に代えて
図2(b)に示す発振回路が用いられることもある。図
2(b)に示す発振回路において、図2(a)に示す発
振回路と同一の構成要素については同一の参照番号を付
す。図2(b)に示す発振回路は、さらに分周器3を備
えるとともにNANDゲート11bの代わりにNAND
ゲート11cを備えている。分周器3はNANDゲート
11MとNANDゲート11cとの間に配置され、NA
NDゲート11cには分周器出力及びANDゲート11
aの出力が与えられる。そして、図2(b)に示す発振
回路は、発振周波数が高すぎて周波数カウンタの測定可
能範囲を越えてしまう恐れがある場合に用いられる。な
お、図1に示す発振回路12乃至14も発振回路11と
同様の構成を備えている。
図2(b)に示す発振回路が用いられることもある。図
2(b)に示す発振回路において、図2(a)に示す発
振回路と同一の構成要素については同一の参照番号を付
す。図2(b)に示す発振回路は、さらに分周器3を備
えるとともにNANDゲート11bの代わりにNAND
ゲート11cを備えている。分周器3はNANDゲート
11MとNANDゲート11cとの間に配置され、NA
NDゲート11cには分周器出力及びANDゲート11
aの出力が与えられる。そして、図2(b)に示す発振
回路は、発振周波数が高すぎて周波数カウンタの測定可
能範囲を越えてしまう恐れがある場合に用いられる。な
お、図1に示す発振回路12乃至14も発振回路11と
同様の構成を備えている。
【0028】図2(a)及び(b)から明らかなよう
に、発振回路11では、ANDゲート11aにおいて発
振制御用信号Aと選択信号C1との論理積をとって、論
理積信号を生成し、この論理積信号によって発振の開始
及び停止を行っている。
に、発振回路11では、ANDゲート11aにおいて発
振制御用信号Aと選択信号C1との論理積をとって、論
理積信号を生成し、この論理積信号によって発振の開始
及び停止を行っている。
【0029】具体的には、発振回路11では、発振制御
用信号A及び選択信号C1がともに論理値“1”である
際、ANDゲート11aは論理積信号として論理値
“1”を送出し、これによって、発振回路11は、発振
動作を開始する。一方、発振制御用信号A及び選択信号
C1の少なくとも一方が論理値“0”である際、AND
ゲート11aは論理積信号として論理値“0”を送出
し、これによって、発振回路11は、発振動作を停止す
る。
用信号A及び選択信号C1がともに論理値“1”である
際、ANDゲート11aは論理積信号として論理値
“1”を送出し、これによって、発振回路11は、発振
動作を開始する。一方、発振制御用信号A及び選択信号
C1の少なくとも一方が論理値“0”である際、AND
ゲート11aは論理積信号として論理値“0”を送出
し、これによって、発振回路11は、発振動作を停止す
る。
【0030】ここで、図1及び図3を参照して、いま、
発振選択回路1では、入力信号B1及びB2の論理値に
応じて、図3に示すように選択信号C1乃至C4とする
と、発振回路11は、発振制御用信号Aが論理値“1”
で入力信号B1及びB2がともに論理値“0”の際、発
振出力信号D1を送出する。同様にして、発振制御用信
号Aが論理値“1”で入力信号B1及びB2がそれぞれ
論理値“0”及び“1”の際、発振回路12は発振出力
信号D2を出力し、発振制御用信号Aが論理値“1”で
入力信号B1及びB2がそれぞれ論理値“1”及び
“0”の際、発振回路13は発振出力信号D3を出力す
る。また、発振制御用信号Aが論理値“1”で入力信号
B1及びB2がともに論理値“1”の際、発振回路14
は発振出力信号D4を出力する。
発振選択回路1では、入力信号B1及びB2の論理値に
応じて、図3に示すように選択信号C1乃至C4とする
と、発振回路11は、発振制御用信号Aが論理値“1”
で入力信号B1及びB2がともに論理値“0”の際、発
振出力信号D1を送出する。同様にして、発振制御用信
号Aが論理値“1”で入力信号B1及びB2がそれぞれ
論理値“0”及び“1”の際、発振回路12は発振出力
信号D2を出力し、発振制御用信号Aが論理値“1”で
入力信号B1及びB2がそれぞれ論理値“1”及び
“0”の際、発振回路13は発振出力信号D3を出力す
る。また、発振制御用信号Aが論理値“1”で入力信号
B1及びB2がともに論理値“1”の際、発振回路14
は発振出力信号D4を出力する。
【0031】出力選択回路2には入力信号B1及びB2
が与えられており、出力選択回路2は、入力信号B1及
びB2に応じて発振出力信号D1乃至D4を選択的に外
部出力信号として出力する。
が与えられており、出力選択回路2は、入力信号B1及
びB2に応じて発振出力信号D1乃至D4を選択的に外
部出力信号として出力する。
【0032】具体的には、入力信号B1及びB2がとも
に論理値“0”の際、出力選択回路2は、発振出力信号
D1を外部出力信号として出力する。同様に、入力信号
B1及びB2がそれぞれ論理値“0”及び“1”の際、
出力選択回路2は発振出力信号D2を外部出力信号とし
て出力し、入力信号B1及びB2がそれぞれ論理値
“1”及び“0”の際、出力選択回路2は発振出力信号
D3を外部出力信号として出力する。また、入力信号B
1及びB2がともに論理値“1”の際、出力選択回路2
は発振出力信号D4を外部出力信号として出力する。
に論理値“0”の際、出力選択回路2は、発振出力信号
D1を外部出力信号として出力する。同様に、入力信号
B1及びB2がそれぞれ論理値“0”及び“1”の際、
出力選択回路2は発振出力信号D2を外部出力信号とし
て出力し、入力信号B1及びB2がそれぞれ論理値
“1”及び“0”の際、出力選択回路2は発振出力信号
D3を外部出力信号として出力する。また、入力信号B
1及びB2がともに論理値“1”の際、出力選択回路2
は発振出力信号D4を外部出力信号として出力する。
【0033】図4に本発明による遅延特性モニタ回路の
他の例を示す。
他の例を示す。
【0034】図4において、図1に示す構成要素と同一
の構成要素については同一の参照番号を示す説明を省略
する。図4に示す遅延特性モニタ回路では、出力選択回
路2の代わりに4入力ORゲート4が用いられる。図3
に示すように、発振動作を行っていない場合には、各発
振回路11乃至14では、論理値“0”を出力するか
ら、結果的に、ORゲート4は、発振動作中の発振回路
の出力を選択して外部出力信号として送出することにな
る。
の構成要素については同一の参照番号を示す説明を省略
する。図4に示す遅延特性モニタ回路では、出力選択回
路2の代わりに4入力ORゲート4が用いられる。図3
に示すように、発振動作を行っていない場合には、各発
振回路11乃至14では、論理値“0”を出力するか
ら、結果的に、ORゲート4は、発振動作中の発振回路
の出力を選択して外部出力信号として送出することにな
る。
【0035】このように、ORゲート4を用いることに
よって、入力信号Bを出力選択回路に分配するための配
線が不要となり、配線上有利となる。
よって、入力信号Bを出力選択回路に分配するための配
線が不要となり、配線上有利となる。
【0036】図5に本発明による遅延特性モニタ回路の
他の例を示す。
他の例を示す。
【0037】図5において、図4に示す構成要素と同一
の構成要素については同一の参照番号を示す説明を省略
する。図5に示す遅延特性モニタ回路では、4入力OR
ゲート4の代わりに5入力ORゲート5が用いられる。
図示のように、ORゲート5の4入力にはそれぞれ発振
回路11乃至14の出力が接続され、ORゲート5の残
り1入力は制御回路6aに接続されている。
の構成要素については同一の参照番号を示す説明を省略
する。図5に示す遅延特性モニタ回路では、4入力OR
ゲート4の代わりに5入力ORゲート5が用いられる。
図示のように、ORゲート5の4入力にはそれぞれ発振
回路11乃至14の出力が接続され、ORゲート5の残
り1入力は制御回路6aに接続されている。
【0038】この制御回路6aはインバータ6及びAN
Dゲート7を備えており、インバータ6には発振制御用
信号Aが与えられる。インバータ6の出力はANDゲー
ト7に与えられ、また、ANDゲート7には、図中破線
で示すように、LSI内部の論理信号Fが与えられる。
Dゲート7を備えており、インバータ6には発振制御用
信号Aが与えられる。インバータ6の出力はANDゲー
ト7に与えられ、また、ANDゲート7には、図中破線
で示すように、LSI内部の論理信号Fが与えられる。
【0039】発振回路による検査、つまり、遅延特性の
測定を行わない場合には、発振制御用信号Aは論理値
“0”となるから、インバータ6の出力は論理値“1”
となって、ANDゲート7は論理信号Fを出力すること
になる。発振制御用信号Aは論理値“0”の際には、発
振回路11乃至14はいずれも発振動作を行わないか
ら、ORゲート5からは論理信号Fが外部出力信号とし
て出力されることになる。
測定を行わない場合には、発振制御用信号Aは論理値
“0”となるから、インバータ6の出力は論理値“1”
となって、ANDゲート7は論理信号Fを出力すること
になる。発振制御用信号Aは論理値“0”の際には、発
振回路11乃至14はいずれも発振動作を行わないか
ら、ORゲート5からは論理信号Fが外部出力信号とし
て出力されることになる。
【0040】一方、遅延特性の測定を行う場合には、発
振制御用信号Aは論理値“1”となるから、インバータ
6の出力は論理値“0”となって、ANDゲート7は論
理信号Fに関係なく、論理値“0”を出力する。その結
果、ORゲート5からは発振出力信号D1乃至D4のい
ずれかが外部出力信号として出力されることになる。
振制御用信号Aは論理値“1”となるから、インバータ
6の出力は論理値“0”となって、ANDゲート7は論
理信号Fに関係なく、論理値“0”を出力する。その結
果、ORゲート5からは発振出力信号D1乃至D4のい
ずれかが外部出力信号として出力されることになる。
【0041】このように、図5に示す例では、遅延特性
の測定を行わない場合には、ORゲート5の出力端子を
LSI本来の出力用端子として用いることができ、LS
Iの外部端子を有効に利用できる。
の測定を行わない場合には、ORゲート5の出力端子を
LSI本来の出力用端子として用いることができ、LS
Iの外部端子を有効に利用できる。
【0042】
【発明の効果】以上説明したように、本発明では選択的
に複数の発振回路のうちの一つのみを動作させるように
したから、発振波形の歪みを防止して正確に発振周波数
を測定することのできるばかりでなく、個々の発振回路
の消費電力を調べることができるという効果がある。
に複数の発振回路のうちの一つのみを動作させるように
したから、発振波形の歪みを防止して正確に発振周波数
を測定することのできるばかりでなく、個々の発振回路
の消費電力を調べることができるという効果がある。
【0043】また、本発明では、遅延特性の測定を行わ
ない場合には、発振出力信号の出力端子をLSI本来の
出力用端子として用いることができ、LSIの外部端子
を有効に利用できるという効果がある。
ない場合には、発振出力信号の出力端子をLSI本来の
出力用端子として用いることができ、LSIの外部端子
を有効に利用できるという効果がある。
【図1】本発明による遅延特性モニタ回路の一例を示す
ブロック図である。
ブロック図である。
【図2】図1に示す発振回路の構成を示す図であり、
(a)は発振回路の一例を示す図、(b)は発振回路の
他の例を示す図である。
(a)は発振回路の一例を示す図、(b)は発振回路の
他の例を示す図である。
【図3】図1に示す遅延特性モニタ回路の動作を説明す
るための真理値表を示す図である。
るための真理値表を示す図である。
【図4】本発明による遅延特性モニタ回路の他の例を示
すブロック図である。
すブロック図である。
【図5】本発明による遅延特性モニタ回路のさらに他の
例を示すブロック図である。
例を示すブロック図である。
1 発振選択回路
2 出力選択回路
3 分周回路
4、5 ORゲート
6 インバータ
7 ANDゲート
11〜14 発振回路
Claims (6)
- 【請求項1】 半導体集積回路チップ内に分散して配置
された複数の発振回路と、外部入力信号に応じて発振選
択信号を生成し、該発信選択信号に応じて前記複数の発
振回路のうち選択されたものだけを選択発振回路として
発振動作させる発振動作選択手段と、前記発振回路の数
より一つ多い入力端を備えたORゲートからなり、前記
入力端は一つを除いて前記発振回路に接続され、遅延特
性のモニタが行われない場合、前記半導体集積回路内部
の論理信号を前記発振回路に接続されていない入力端に
与えて出力制御を行い、前記選択発振回路の出力を外部
端子に出力する出力手段とによって構成されることを特
徴とする遅延特性モニタ回路。 - 【請求項2】 前記発振回路の各々には前記発振選択信
号と発振制御用信号が与えられ、前記発振回路の各々
は、前記発振選択信号及び前記発振制御用信号がともに
同一の論理値である際、前記選択発振回路となることを
特徴とする請求項1記載の遅延特性モニタ回路。 - 【請求項3】 前記発振回路の各々は、前記発振選択信
号及び前記発振制御用信号がともに理論値“1”である
際、前記選択発振回路となることを特徴とする請求項2
に記載の遅延特性モニタ回路。 - 【請求項4】 前記発振制御用信号は遅延特性のモニタ
を行うか否かを示す信号であり、前記制御手段は、前記
発振制御用信号が遅延特性のモニタを行うことを示して
いる際、前記論理信号の通過を阻止するようにしたこと
を特徴とする、請求項1〜請求項3に記載の遅延特性モ
ニタ回路。 - 【請求項5】 前記発振制御用信号は遅延特性のモニタ
を行う際、論理値“1”を示し、前記制御手段は、前記
発振制御用信号を反転するインバータと、前記インバー
タの出力及び前記論理信号が与えられその出力が前記O
Rゲートの入力端の一つに接続されたANDゲートとを
有することを特徴とする、請求項4に記載の遅延特性モ
ニタ回路。 - 【請求項6】 前記外部端子は前記半導体集積回路チッ
プに備えられた外部端子であることを特徴とする、請求
項5に遅延特性モニタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01350196A JP3463055B2 (ja) | 1996-01-30 | 1996-01-30 | 遅延特性モニタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01350196A JP3463055B2 (ja) | 1996-01-30 | 1996-01-30 | 遅延特性モニタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09211086A JPH09211086A (ja) | 1997-08-15 |
JP3463055B2 true JP3463055B2 (ja) | 2003-11-05 |
Family
ID=11834879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01350196A Expired - Fee Related JP3463055B2 (ja) | 1996-01-30 | 1996-01-30 | 遅延特性モニタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3463055B2 (ja) |
-
1996
- 1996-01-30 JP JP01350196A patent/JP3463055B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09211086A (ja) | 1997-08-15 |
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