JPS62180445A - インタ−フエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、マイクロコンピュータのインターフェース
回路に係り、特にマイクロコンビエータからシリアルに
出力されるデータをノ４ラレルデータに変換するインタ
ーフェース回路に関する。

（従来の技術） 例えば、マイクロコンビエータを使った制御システムに
おいては、マイクロコンピュータから出力されるコマン
ドは、インターフェース回路を通して制御対象に与えら
れる。

このようなインターフェース回路の一例を第３図に示す
。

第３図に示すインターフェース回路は、マイクロコンビ
エータ（図示せず）からシリアルに出力されるコマンド
をパラレルなデータに変換し、制御対象に与えるもので
るる。すなわち、マイクロコンピュータからパスライン
ＢＵＳ　Ｏを使ってシリアルに与えられるコマンドは、
やはりマイクロコンピーータからパスラインＢＵＳ　４
を介して与えられるデータ伝送用クロックＢＣＫ　１に
従って、シリアルイン／４’ラレルアウト回路（以下、
５ＩＰＯ回路と記す）１０１に取シ込まれ・・母うレル
データに変換される。そして、このパラレルデー夕はマ
イクロコンピュータからパスラインＢＵＳ５を介して与
えられるラッチパルスＬＰに従ってラッチ回路１０２に
ラッチされる。

なお、第３図は、コマンドが４ビツト・４ワードのデー
タ構成をもつ場合を示すものでるる。すなわち、ＢＵＳ
　Ｏ−ＢＵＳ　３はそれぞれ各ワードのパスラインで；
ｈ’）、１ｏ〜１３はそれぞれ各ワードのノ母うレル／
シーリアル変換部である。

また、１４はクロックＢＣＫ　ｌを波形整形し、このク
ロックＢＣＫ　１に混入した雑音成分（チャタリング成
分等）を除去する波形整形回路である。上記５ＩＰＯ回
路１０１の駆動クロックとしては、実際は、波形整形回
路１４の出力クロックＢＣＫ　２が使われる。

上述したインターフェース回路の具体的な動作は、第４
図のタイミングチャートに示されるようなものとなる。

ところで、上述し之インターフェース回路の場合、例え
ば、クロックＢＣＫ　１に波形整形回路１４では除去で
きないような雑音信号が混入すると、クロックＢＣＫ　
２の波形がくずれ、５ＩＰＯ回路１０１に本来のデータ
とは異なるｒ−夕が取シ込まれる可能性がある。このよ
うに、５ＩＰＯ回路１０１にｇ４ったデータが取り込ま
れると、ラッチ回路１０２にも誤つ九デ、−夕がラッチ
され、本来の制御とは異なり友制御がなされてしまうと
いう問題が生じる。

なお、このような問題は、クロックＢＣＫ　１に雑音信
号が混入する場合だけでなく、コマンドに雑音信号が混
入した場合にも生じる。

（発明が解決しようとする問題点） この発明は、上述した本来のデータとは異なるデータが
ラッチされることによる問題を除去するために、本来の
データのみをラッチすることができるインターフェース
回路を提供することを目的とするものでるる◎ 〔発明の構成〕 （問題点を解決する危めの手段及び作用）上記目的を達
成する九めにこの発明は、インターフェース回路にデー
タの誤りを検出する機能を設け、データ誤りが検出され
た場合は、取シ込んだデニタのラッチを禁止するととも
忙、データ誤りの検出結果をマイクロコンビ乳−夕に知
らせるようにしたものでめる・ （実施例） 以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図はこの発明の一実施例の構成を示す回路図である
。なお、第１図において、先の第３図と同一部には同一
符号を付す。

第１図に示す回路は、　５ＩＰＯ回路１０１にコマンド
を取シ込む際に、その誤りを検出する機能を設け、誤り
が検出された場合は、５ＩＰＯ回路１０１忙取シ込んだ
データをラッチ回路１０２にラッチしないようにすると
ともに、誤りの検出結果をマイクロコンピュータに知ら
せるようＫしたものでるる。

以下、第１図の構成及び動作を第２図のタイミングチャ
ートを参照しながら具体的に説明する。

（１）ｔず、データ誤りが検出されない場合の動作を説
明する。

■５ＩＰＯ５ＩＰＯ１に対するコマンドの取込みについ
て。

パスラインＢＵＳ　Ｏを介してマイクロコンビエータ（
図示せず）から送られてきたワードは、シェミットトリ
ガパッファ１０３Ｆｃて波形整形された後、クロックＢ
ＣＫ２Ｃ第２図参照）の立上りタイミングに従って５Ｉ
ＰＯ回路１０１に取り込まれ、パラレルデータに変換さ
れる。クロックＢＣＫ　２は上記の如く、マイクロコン
ビエータよ）与えられるクロックＢＣＫＩＣ第２図参照
）をシェミットトリガパッ７ア１５及び波形整形回路１
４によって波形整形したものである。

なお、パスラインＢＵ８１〜ＢＵＳ　３を介して与えら
れるワードもそれぞれパスラインＢＵＳ　Ｏを介して与
えられるワードと同じくタイミングで対応する５ＩＰＯ
回路１０１に取シ込まれる。この場合、クロックＢＣＫ
　２は全コマンドの取込みに兼用される。

■５ＩＰＯ回路１０１でパラレルデータに変換されたワ
ードをラッチ回路１０２にラッチする動作について。

このラッチ処理は以下のようにして作られるラッチｉ４
ルスＬＰに基づいてなされる。

すなわち、マイクロコンビエータは、コマンドの伝送に
際して、この伝送をインターフェース回路に知らせるた
めの同期信号５ＹＮＣを伝送する。この信号５ＹＮＣは
第２図に示す如く、コマンドの第１ビツト目と同じ位相
を有する。

マイクロコンビエータから送られてきた同期信号５ＹＮ
Ｃは、オーブンドレイン形入出力回路１６、シュミット
トリガバッファ１７、オア回路１８を通してフリップフ
ロッグ回路１９に与えられる。

そして、このフリップフロッグ回路１９に、上記クロッ
クＢＣＫ　２の立上がりタイミングでラッチされる。

このようにして、信号５ＹＮＣはクロックＢＣＫ　２に
同期させられ、その同期出力であるフリップフロッグ回
路１９の出力５ＲＱＳは、タイミングジェネレータ２０
に与えられる。このタイミングジェネレータ２０は信号
Ｓ　ＲＱＳの立下がりタイミングでクリア信号ＣＣＬを
発生し、３ビツトカウンタ２１をクリアする。ま友、タ
イミングジェネレータ２０は同タイミングでリセット信
号ＥＲＦ　、、、を発生し、フリップフロッグ回路２２
をリセットする。

カウンタ２１はクリアされると、以後クロックＢＣＫ　
２の立上がりタイミングでカウントアツプする、 カウンタ２１のカウント値が３になると、タイミングジ
ェネレータ２０はその直後のクロックＢＣＫ　２の立下
りタイミングでパルスＡＣＫＧを発生する。ここでカウ
ンタ２ノは第２図に示す如く、２個目のクロックＢＣＫ
　２からカウントを開始するので、カウント値が３のと
きは、５ＩＰＯ回路１０１に４ビツトのワードの全ビッ
トが取込まれていることになる。言い換えれば、ｉ４ル
スＡＣＫＧはワードの全ビットが５ＩＰＯ回路１０１に
取シ込まれ定状態で出力される。

このようにして得られたノ４ルスＡＣＫＧはアンド回路
２３に与えられる。今の場合、アンド回路２３は、フリ
ップフロッグ回路２２がリセット信号ＥＲＦｒ、、によ
ってリセットされ、そのＱ出力５ＲＦＰが“１”になっ
ているから、開成状態にある。したがって、パルスＡＣ
ＫＧはアンド回路２３を通り、パルスＡＣＫとしてラッ
チパルス生成回路２４に与えられる。

ラッチパルス生成回路２４は、・クルスＡＣＫの立上が
りタイミングでラッチ／４’ルスＬＰを生成し、ラッチ
回路１０２に与える。これによシ、５ＩＰＯ回路１０１
の４ビツトの出力ＳＲＱ　　””’５ＲＱＯ３が一〇〇 括してラッチ回路１０２にラッチされる。

上記パルスＡＣＫはさらに、入出力回路１６の電界効果
トランジスタ１６１のｅ−トに与えられる。

これにより、トランジスタ１６１がオンし、パスライン
ＢＵＳ　５が１０”レベルとなる。その結果、パルスＡ
ＣＫが、コマンドの伝送開始時に同期信号８ＹＮＣを伝
送するパスラインＢＵＳ　５を介してマイクロコンビエ
ータに伝送され、マイクロコンビエータはデータ誤りが
生じなかったことを知ることができる。

パルスＡＣＫは、さらに、オア回路１８を介してフリッ
プフロッグ回路１９に与えられ、ＡＣＫが“ｌ”レベル
になり、その結果パスラインＢＵＳ　５が１０”レベル
になった場合、７リツグフロツプ回路１９の出力５ＲＱ
Ｓが１０”レベルにならないようにする。

パスラインＢＵＳ　５が“Ｏ”レベルになるのは、■マ
イコンがデータをインターフェース回路ニ伝送する時忙
、同期信号５ＹＮＣを伝送する場合、■インターフェー
ス回路がマイコンにＡＣＫを伝送する場合、 の２つの場合がめる。

ここで５ＲＱＳが“Ｏ”レベルになるのは、■の場合の
みでめる。したがって■の場合、すなわち、ＡＣＫが“
１ルベルの場合は、オア回路１８によりパスラインＢＵ
Ｓ　５が″０″レベルであっても、ＳＲＱＳを“１“レ
ベルに保持している。

Ｃ２）次に、データラッチが検出された場合の動作を説
明する〇 ■まず、データ誤りの検出について説明する。

上記５ＩＰＯ回路１０ノは４つの７リツグフロツグ回路
１＆〜４ａの直列接続から成る。そして、入力段のフリ
ップフロップ回路１ａの入出力はエクスクル−シブオア
回路１０４に入力される。このエクスクル−シブオア回
路１０４の出力はオア回路２５を介して、フリップフロ
ップ回路２６に与えられ、この７１７ツグフロツゾ回路
２６にラッチされる。この場合のラッチノ４ルスは上記
クロックＢＣＫ　２をインバータ回路２７で反転したも
のが使われ、その立上がシタイミングがラッチタイミン
グとなる。これをクロックＢＣＫ　２でみれば、その立
下がシタイミングがラッチタイミングとなる。

上記構成においては、７リツグ７０ッ！回路２６のラッ
チ出力ＥＲＦ　ｓ　ｅ　ｔがデータ誤りの検出出力とな
る。これを第２図のタイミングチャートに従って説明す
る。第２図に示す如く、クロックＢＣＫｆは繰返し周期
を２Ｔ、とするようなデー−ティｌ：１の信号である。

また、マイクロコンピータによるコマンドのビット切換
えタイミングは、クロックＢＣＫ　１の立下がシタイミ
ングに対して、Ｔｚだけ遅れている。ここで、Ｔ、は、
Ｔ、（Ｔ、なる条件を満足する。したがって、各クロッ
クＢＣＫＪの立上がり及び立下がりタイミングはいずれ
も、対応するビットデー夕ＤｉＪ　（ｊ＝１．２．３．
４）の出力期間に存在する。

上述したような性質を有するクロックＢＣＫ　１に対し
て、クロックＢＣＫ　２は波形整形処理等によってで１
だけ遅らされる＠ここで％ＴＩはＴ、　（Ｔ。

に設定される。したがって、各クロックＢＣＫ　２の立
上がシ及び立下がシタイミングもま友対応するビットデ
ータＤｉｊの出力期間に存在する。

以上の点を考慮して、上記データ誤りを検出する７　１
Ｊッグフロッグ回路２６にラッチされるデータを考える
と次のようになる。すなわち、上記構成においては、各
クロックＢＣＫ　２の立上がりタイミングにおけるフリ
ップフロップ回路１ａの入力データと立下がシタイミン
グにおける同回路１ａの入力データの排他論理和出力が
７リツグ７０ッグ回路２６にラッチされる。したがって
、フリップフロップ回路１ａの入力データやクロックＢ
ＣＫ２が雑音信号の影響を受けていない正常なものであ
れば、上記２つのタイミング忙おけるデータは０゜０あ
るいは１．１となシ、排他論理和出力が“Ｏ′となる。

一方、雑音信号の影響を受けている場合は、２つのタイ
ミングのデータは０，１あるいは１．０となり、排他論
理和出力が“１”となる。

以上から、コマンドやクロックＢＣＫ　２が雑音信号の
影響を受け、５ＩＰＯ回路１０１に取シ込まれるデータ
に誤りが生じているよう場合忙は、フリップフロップ回
路２６の出力ＥＲＦ、、ｊが１となる。これにより、フ
リップフロップ回路２２がセット状態にされ、そのＱ出
力５ＲＦＰが“Ｏ”となる。その結果、アンド回路２３
が閉成され、ノルスＡＣＫが出力されなくなる。

これにより、ラッチパルス生成回路２４からラッチノ４
ルスＬＰが出力されず、ラッチ回路１０２に対するデー
タのラッチは禁止される。また、ＦＥＴ　１６１がオフ
状態のままとなるので、パスラインＢＵＳ　５もハイレ
ベルのままとなる。これによシ、マイクロコンピュータ
は、データラッチがなされないことを知ることができる
。

なお、上記データ誤りの検出はパスラインＢＵＢＯのワ
ードだけでなく、パスラインＢＵＳ　１〜ＢＵＳ　３の
ワードに対して行われる。この場合、第１図では、各ワ
ードごとにデータ誤）を検出するのではなく、各ワード
の排他論理和出力をオア回路２５を通して一括してフリ
ップフロップ回路２６に与えることにより、４ワードの
うち１ワードでもデータ誤りが生ずると、全ワードのラ
ッチを禁止している。

すなわち、全ワードにデータ誤りが生じなかった場合忙
のみ、そのコマンドを有効とすることによシ、後の制御
の完全が期されるようにしているわけでめる◎ ま之、第１図では、コマンドやクロックＢＣＫ　２に対
する雑音信号の影響だけでなく、同期信号５ＹＮＣに対
する雑音信号の影響も監視するようになっている。すな
わち、同期信号５ＹＮＣをラッチするフリップフロップ
回路１９の出力５ＲＱＳと入力はエクスクル−シブオア
回路２８で排他論理和をとられ、その論理和出力はオア
回路２５を介してクリップフロッグ回路２６に与えられ
る。したがって、第１図では、クロックＢＣＫ　２の立
上がシタイミングと立下がりタイミングにおける同期信
号５ＹＮＣの値が違えば、クロックＢＣＫ　２の立下が
シタイミングで排他論理和出力が１となって、フリップ
フロッグ回路２６の出力ＫＲＦｓ　ｅ　ｔが１となる。

これにより、コマンドのラッチが禁止される。

上記のように同期信号５ＹＮＣに対する雑音信号の影響
を監視する構成は、コマンドやクロックＢＣＫ２に対す
る雑音信号の影響を監視する構成と違い、間接的に、５
ＩＰＯ回路１０ノの取込みデータの誤りを検出するもの
である。しかし、クリップフロッグ回路１９にラッチさ
れる同期信号５ＹＮＣに誤りが生じている場合は、５Ｉ
ＰＯ回路１０１に取シ込まれるデータにも誤りが生じて
いる確率が高いので、上記の如く、同期信号５ＹＮＣに
対する雑音信号の影響を監視する構成を付加する構成は
、雑音信号の影響の監視範囲の拡大をもたらし、データ
誤りの検出能力向上に寄与するものである。

以上詳述したこの実施例によれば、５ＩＰＯ回路１０１
に取シ込まれるデータに誤りがあるか否かを検出し、誤
りがある場合は、ラッチ回路１０２に対するデータのラ
ッチを禁止するようにし友ので、誤ったデータがラッチ
回路１０２にラッチされることによる誤動作を防止する
ことができる。

また、データ誤りの検出結果をマイクロコンピュータに
伝送するようにし念ので、データ誤りが生じた場合は、
マイクロコンビエータからコマンドを再転送する等の対
応をとることができる利点がある。

また、コマンドやクロックＢＣＫ　２に対する雑音信号
の影響だけでなく、同期信号５ＹＮＣに対する雑音信号
の影響も監視するようにしたので、直接的、間接的にｆ
−夕誤りを検出することができ、監視範囲が広い分だけ
、誤り検出能力も高い。

さらに、データ誤りの検出結果伝送用のパスラインと同
期信号伝送用のパスラインを兼用するようにし次ので、
パスラインの節約を図ることができる。

以上この発明の一実施例を説明し九が、この発明は同実
施例に限定されるものではなく、他にも種々様々変形実
施可能なことは勿論である。

例えば、先の実施例では、ラッチ／ＪＰルスＬＰをイン
ターフェース回路で生成する場合を説明したが、マイク
ロコンビエータから与えるようにしてもよい。

また、先の実施例では、データのラッチを禁止するのに
、ラッチ回路１０２に対するラッチノぐルスＬＰの供給
を禁止する場合を説明したが、結果的に、データのラッ
チが禁止されるものであれば、ラッチパルスＬＰの供給
禁止構成以外の構成をとってもよい。

〔発明の効果〕

以上述べたようにこの発明によれば、誤っ友データ♂ラ
ッチすることによる不具合を無くすことができるインタ
ーフェース回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を示すタイミングチャート、第３図は
従来のインターフェース回路の構成を示す回路図、第４
図は第３図の動作を示すタイミングチャートである。

Claims (1)

1. 【特許請求の範囲】 マイクロコンピュータからシリアルに送られてくるデー
   タを取り込み、パラレルデータに変換するシリアル／パ
   ラレル変換手段と、 このシリアル／パラレル変換手段の変換出力をラッチす
   るラッチ手段と、 上記シリアル／パラレル変換手段に上記シリアルデータ
   を取り込む際に、該データに誤りが生じているか否かを
   検出する誤り検出手段と、 この誤り検出手段によって誤りが生じているとの検出結
   果が得られたら、上記ラッチ手段に対する上記変換出力
   のラッチを禁止するラッチ禁止手段と、 上記誤り検出手段の検出結果を上記マイクロコンピュー
   タに伝送する伝送手段とを具備したインターフェース回
   路。