JPS58129856A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS58129856A JPS58129856A JP57010100A JP1010082A JPS58129856A JP S58129856 A JPS58129856 A JP S58129856A JP 57010100 A JP57010100 A JP 57010100A JP 1010082 A JP1010082 A JP 1010082A JP S58129856 A JPS58129856 A JP S58129856A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output signal
- transmitting
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、送信回路と受信回路を有するデータ伝送装置
に関するものである。
に関するものである。
このようなデータ伝送装置として、従来、第１図に示す
ようなものが知られている。
ようなものが知られている。
図のように、データ伝送装置は、マイクロプロセッサ（
ＭＰＵ）１．データバッファおよびマイクロプロセッサ
１用としてのＲＡＭ２．Ｒ１３゜マイクロプロセッサバ
ス４ 、 ＨＤＬＣ（Ｈｉｇｈ Ｌｅ−ｖｅｌ ＤＢｔ
ａ Ｃｏｎｔｒｏｌ ）手順に従った通信制御用ＬＳＩ
の制御回路（ＡＤＬＣ） ５．送信回路（ＴＭ ）６、
受信回路（ＲＣ）７．）ランス８とからなっている。
ＭＰＵ）１．データバッファおよびマイクロプロセッサ
１用としてのＲＡＭ２．Ｒ１３゜マイクロプロセッサバ
ス４ 、 ＨＤＬＣ（Ｈｉｇｈ Ｌｅ−ｖｅｌ ＤＢｔ
ａ Ｃｏｎｔｒｏｌ ）手順に従った通信制御用ＬＳＩ
の制御回路（ＡＤＬＣ） ５．送信回路（ＴＭ ）６、
受信回路（ＲＣ）７．）ランス８とからなっている。
このような従来のデータ伝送装置では、ＡＤＬＣ５には
ＣＲＣチェック機能が付加されており、それによシ、送
受信データの信頼性向上を図っている。
ＣＲＣチェック機能が付加されており、それによシ、送
受信データの信頼性向上を図っている。
データ送信時に、ＡＤＬＣ５はマイクロプロセッサ１か
ら送られて来る送信データのＣＲＣ演算を行ない送信デ
ータフレームにＣＲＣ演算結果を付加し、送信回路６．
トランス８．伝送路を通して相手方データ伝送装置に送
出する。
ら送られて来る送信データのＣＲＣ演算を行ない送信デ
ータフレームにＣＲＣ演算結果を付加し、送信回路６．
トランス８．伝送路を通して相手方データ伝送装置に送
出する。
送信回路６のエラー、伝送路上でのノイズによるデータ
化け、相手方データ伝送装置の受信回路エラー等によシ
送信データが正しく相手装置に伝達されない場合、相手
方データ伝送装置での受信データのＣＲＣチェックによ
シエ２−が検出される。逆に、相手方データ伝送装置か
らの送信データを受信する場合も同様である。
化け、相手方データ伝送装置の受信回路エラー等によシ
送信データが正しく相手装置に伝達されない場合、相手
方データ伝送装置での受信データのＣＲＣチェックによ
シエ２−が検出される。逆に、相手方データ伝送装置か
らの送信データを受信する場合も同様である。
このように、送信データに工２−が発生し九場合、その
工２−の検出はＣＲＣチェック機能により可能で、デー
タの信頼性は図れるが、どの箇所でエラーが発生したか
を診断し、エラー箇所の摘出を行なう作業は非常に困難
であるのが現状である。すなわち、ＡＤＬＣ以外の回路
の故障診断機能がないためである。
工２−の検出はＣＲＣチェック機能により可能で、デー
タの信頼性は図れるが、どの箇所でエラーが発生したか
を診断し、エラー箇所の摘出を行なう作業は非常に困難
であるのが現状である。すなわち、ＡＤＬＣ以外の回路
の故障診断機能がないためである。
本発明の目的は、送・受信回路のハードウェアロジック
部の自己診断機能を備え九データ伝送装置を提供するこ
とにある。
部の自己診断機能を備え九データ伝送装置を提供するこ
とにある。
このような目的を達成するために、本発明では、送信回
路からのデータ送信と同時に、その送信データを受信回
路で受信可能であることに着目し、送信回路の出力デー
タを受信回路によｐフィードバックし、そのフィードバ
ックデータと、送信回路への送信データとを比軟するこ
とによｐ１送、・行なうようにしたことに特徴がある。
路からのデータ送信と同時に、その送信データを受信回
路で受信可能であることに着目し、送信回路の出力デー
タを受信回路によｐフィードバックし、そのフィードバ
ックデータと、送信回路への送信データとを比軟するこ
とによｐ１送、・行なうようにしたことに特徴がある。
以下、本発明の実施例を図面によシ詳細に説明する。
第２図は本発明によるデータ伝送装置の一実施例を示す
もので、第１図の従来装置と異なる点は、診断回路９を
付加し、その診断回ｗｒ（ＣＨＫ）９に、ＡＤＬＣ５か
らの出力信号であるシリアル送信データ１０と、受信回
路７からの送信データ１０のり−ドパツクデータ信号１
１と、このデータ信号１１に同期した受信クロック信号
１２と、ＡＤＬＣ５からの送信状態表示信号１３と、マ
イクロプロセッサ１からのカウンタロード信号１４とが
入力されている。同、１５は送信クロック信号である。
もので、第１図の従来装置と異なる点は、診断回路９を
付加し、その診断回ｗｒ（ＣＨＫ）９に、ＡＤＬＣ５か
らの出力信号であるシリアル送信データ１０と、受信回
路７からの送信データ１０のり−ドパツクデータ信号１
１と、このデータ信号１１に同期した受信クロック信号
１２と、ＡＤＬＣ５からの送信状態表示信号１３と、マ
イクロプロセッサ１からのカウンタロード信号１４とが
入力されている。同、１５は送信クロック信号である。
第３図は、第２図の診断回路９の具体的構成の一例を示
すものであシ、第４因は第３図の各部の信号波形図で参
る。
すものであシ、第４因は第３図の各部の信号波形図で参
る。
以下、第３Ｉ！０の診断回路の動作を第４図を参照
１しながら説明する。
１しながら説明する。
データ送信時、まず、第２図のマイクロプロセッサ１か
らのカウンタロード信号１４をノアゲート素子１６を通
して４ピツトカウンタ１７に入力すると、そこには、Ａ
−Ｄ端子からのプリセット値７がセットされる。
らのカウンタロード信号１４をノアゲート素子１６を通
して４ピツトカウンタ１７に入力すると、そこには、Ａ
−Ｄ端子からのプリセット値７がセットされる。
一方、第２図のＡＤＬＣ５にマイクロプロセッサ１から
パラレル送信データをセットし、送信を開始すると、Ａ
ＤＬＣ５から第４図（ａ）に示すシリアル送信データ１
０を出力し、送信回路６と８ビツトソフトレジスタ１８
のＡ端子に入力する。
パラレル送信データをセットし、送信を開始すると、Ａ
ＤＬＣ５から第４図（ａ）に示すシリアル送信データ１
０を出力し、送信回路６と８ビツトソフトレジスタ１８
のＡ端子に入力する。
次に、送信回路６を通して出力さ扛るシリアル送信デー
タを同時に受信回路７を介してリードバックし、そのリ
ードバックデータ１１〔第４図（Ｃ）に示す。〕を８ビ
ットシフトレジスタ１９０Ａ端子に入力する。第４図（
ｂ）に示す受信クロック信号１２は、シフトレジスタ１
８．１９．カウンタ１７のＣＫ端子に入力されている。
タを同時に受信回路７を介してリードバックし、そのリ
ードバックデータ１１〔第４図（Ｃ）に示す。〕を８ビ
ットシフトレジスタ１９０Ａ端子に入力する。第４図（
ｂ）に示す受信クロック信号１２は、シフトレジスタ１
８．１９．カウンタ１７のＣＫ端子に入力されている。
データは、８ビット単位にチェックされるため４ビツト
カウンタ１７のＣＲＹ端子からのキャリ出力信号２０〔
第４図（ｄ）に示す。〕をゲート素子２１を通して８ビ
ツトコンパレータ２２のＡＭ子に入力し、そのタイミン
グで、８ビツトシフトレジスタ１９および１８の出力信
号、すなわち、シリアル送、受信データを８ビツトパラ
レルデータに変換した信号を比較する。
カウンタ１７のＣＲＹ端子からのキャリ出力信号２０〔
第４図（ｄ）に示す。〕をゲート素子２１を通して８ビ
ツトコンパレータ２２のＡＭ子に入力し、そのタイミン
グで、８ビツトシフトレジスタ１９および１８の出力信
号、すなわち、シリアル送、受信データを８ビツトパラ
レルデータに変換した信号を比較する。
８ビツトコンパレータ２２の出力信号２３〔第４図（ｇ
）に示す。〕をフリップフロップ２４のＤ端子に入力す
る。一方、カウンタ１７からのキャリ出力信号２０は、
ゲート素子２１，２５，２６゜抵抗２７．コンデンサ２
８からなる遅延回路によシ遅延され、第４図（ｆ）に示
すタイミング信号２９としてフリップフロップ２４のＴ
端子に入力される。したがって、このタイミングで、フ
リップフロップ２４に、コンパレータ２２の出力２３が
セットされる。
）に示す。〕をフリップフロップ２４のＤ端子に入力す
る。一方、カウンタ１７からのキャリ出力信号２０は、
ゲート素子２１，２５，２６゜抵抗２７．コンデンサ２
８からなる遅延回路によシ遅延され、第４図（ｆ）に示
すタイミング信号２９としてフリップフロップ２４のＴ
端子に入力される。したがって、このタイミングで、フ
リップフロップ２４に、コンパレータ２２の出力２３が
セットされる。
送信回路６ｔたは受信回路７にインタミツテントなエラ
ーが発生し九場合、例えば、第４図（Ｃ）の受信データ
に点線のエラーが生じた場合、コンパレータ２２の出、
力信号２３が低レベル、すなわち、送信データ１０と受
信データ１１とが不一致となり、フリップ７０ツブ２４
の出力信号３０が第４図（ｔｌ）に示すように高レベル
となシ、それにょシ、ケート素子３１を介して発光素子
３２を点灯し、エラー表示を行なう。それと同時に、フ
リップフロップ２４の出力信号３０をノアゲート素子３
３を介してカウンタ１７のＣＬ端子に入力し、以後のチ
ェックを停止する。
ーが発生し九場合、例えば、第４図（Ｃ）の受信データ
に点線のエラーが生じた場合、コンパレータ２２の出、
力信号２３が低レベル、すなわち、送信データ１０と受
信データ１１とが不一致となり、フリップ７０ツブ２４
の出力信号３０が第４図（ｔｌ）に示すように高レベル
となシ、それにょシ、ケート素子３１を介して発光素子
３２を点灯し、エラー表示を行なう。それと同時に、フ
リップフロップ２４の出力信号３０をノアゲート素子３
３を介してカウンタ１７のＣＬ端子に入力し、以後のチ
ェックを停止する。
一方、正常時においては、キャリ出力信号２０によシ、
ワンショットパルス発生器（Ｏ８）３４をトリガし、そ
の出力信号３５〔第４図（ｅ）に示す。〕をノアゲート
素子１６を介してカウンタ１７のＬＤ端子に入力し、そ
のタイミングでカウンタ１７にプリセット値を褥セット
し、８ビット単位でシリフル送伯データ１０を同様にチ
ェックする。
ワンショットパルス発生器（Ｏ８）３４をトリガし、そ
の出力信号３５〔第４図（ｅ）に示す。〕をノアゲート
素子１６を介してカウンタ１７のＬＤ端子に入力し、そ
のタイミングでカウンタ１７にプリセット値を褥セット
し、８ビット単位でシリフル送伯データ１０を同様にチ
ェックする。
なお、ＡＤＬＣ５からの送信状態表示信号１３をノアゲ
ート素子３３を介してカウンタ１７に入力し、フリップ
フロップ２４の出力信号３ｏと同様に、以後のチェック
を停止する。
ート素子３３を介してカウンタ１７に入力し、フリップ
フロップ２４の出力信号３ｏと同様に、以後のチェック
を停止する。
上述した実施例のように、□診断回路９を付加すること
によシ、送信動作を実行しながら、同時に送、受信回路
６．７のハードエ２−を診断することができ、エラー発
生時のエラー要因の検知に効果がある。
によシ、送信動作を実行しながら、同時に送、受信回路
６．７のハードエ２−を診断することができ、エラー発
生時のエラー要因の検知に効果がある。
以上述べたように、本発明によれば、オンライン動作時
に、送、受信回路の動作自己診断ができるので、データ
伝送装置としての性能向上が図れると共にエラー発生時
の検査時間の短縮が図れる。
に、送、受信回路の動作自己診断ができるので、データ
伝送装置としての性能向上が図れると共にエラー発生時
の検査時間の短縮が図れる。
ま九、本発明のような診断機能を付加することにより、
従来のように、動作検査時に、相手方データ伝送装置を
必要とせす、自己のデータ伝送装置のみで動作診断が可
能となシ、診断の簡素化、効率化が図れる。
従来のように、動作検査時に、相手方データ伝送装置を
必要とせす、自己のデータ伝送装置のみで動作診断が可
能となシ、診断の簡素化、効率化が図れる。
第１図は従来のデータ伝送装置の構成図、第２図は本発
明によるデータ伝送装置の一実施例の構成図、第３図は
第２図の診断回路の一例の構成図、第４図は第３図の各
部の信号のタイムチャートを示す。 ６・・・送信回路、７・・・受信回路、９・・・診断回
路、１０・・・送信データ、１１・・・受信データ。 代理人 弁理士 高橋明大
明によるデータ伝送装置の一実施例の構成図、第３図は
第２図の診断回路の一例の構成図、第４図は第３図の各
部の信号のタイムチャートを示す。 ６・・・送信回路、７・・・受信回路、９・・・診断回
路、１０・・・送信データ、１１・・・受信データ。 代理人 弁理士 高橋明大
Claims (1)
- １、送信データを相手方装置に送信する送信回路と、相
手方装置からのデータを受信する受信回路とを備えたデ
ータ伝送装置において、上記送信回路からの出力信号を
上記受信回路でリードバックしたシリアル信号をパラレ
ルデータに変換する第１のシフトレジスタと、上記送信
データをパラレルデータに変換する第２のシフトレジス
タと、該第１および第２のシフトレジスタの内容を比較
し、その結果で診断を行なう比較手段と、該比較手段で
の比較のタイミングを決めるカウンタ手段とからなる診
断回路を備えたことを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010100A JPS58129856A (ja) | 1982-01-27 | 1982-01-27 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010100A JPS58129856A (ja) | 1982-01-27 | 1982-01-27 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129856A true JPS58129856A (ja) | 1983-08-03 |
Family
ID=11740896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57010100A Pending JPS58129856A (ja) | 1982-01-27 | 1982-01-27 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129856A (ja) |
-
1982
- 1982-01-27 JP JP57010100A patent/JPS58129856A/ja active Pending
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