JPH07273809A - 通信網のデータ衝突検出回路および検出方法 - Google Patents
通信網のデータ衝突検出回路および検出方法Info
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- JPH07273809A JPH07273809A JP7045529A JP4552995A JPH07273809A JP H07273809 A JPH07273809 A JP H07273809A JP 7045529 A JP7045529 A JP 7045529A JP 4552995 A JP4552995 A JP 4552995A JP H07273809 A JPH07273809 A JP H07273809A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40006—Architecture of a communication node
- H04L12/40013—Details regarding a bus controller
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】データ衝突の検出に要する遅延時間を短縮し、
ディジタル回路に好適な、通信網のデータ衝突検出回路
および検出方法を提供する。 【構成】本発明のデータ衝突検出回路では、マンチェス
タコード方式でコード化された受信データ信号ＲＸＤを
受けてそのコード化されたデータ信号のビットセルの中
央においての転移を検出し、所定幅のパルス幅を有する
転移検出信号Ｚを出力するデータ転移検出部１と；上記
受信データ信号ＲＸＤに同期して一定の周期を有する受
信クロック信号ＲＸＣを遅延させて遅延クロック信号ｄ
ＲＸＣを出力する遅延器２と；上記受信データ信号ＲＸ
Ｄの受信状態を示すデータ受信状態信号ＣＲＳに応じて
動作モードとなり、遅延クロック信号のクロッキング時
点で上記転移検出信号Ｚの状態に応じて出力信号状態を
変化させるデータ衝突判定部３とを備える構成とする。
ディジタル回路に好適な、通信網のデータ衝突検出回路
および検出方法を提供する。 【構成】本発明のデータ衝突検出回路では、マンチェス
タコード方式でコード化された受信データ信号ＲＸＤを
受けてそのコード化されたデータ信号のビットセルの中
央においての転移を検出し、所定幅のパルス幅を有する
転移検出信号Ｚを出力するデータ転移検出部１と；上記
受信データ信号ＲＸＤに同期して一定の周期を有する受
信クロック信号ＲＸＣを遅延させて遅延クロック信号ｄ
ＲＸＣを出力する遅延器２と；上記受信データ信号ＲＸ
Ｄの受信状態を示すデータ受信状態信号ＣＲＳに応じて
動作モードとなり、遅延クロック信号のクロッキング時
点で上記転移検出信号Ｚの状態に応じて出力信号状態を
変化させるデータ衝突判定部３とを備える構成とする。
Description
【０００１】
【産業上の利用分野】本発明はデータ通信網におけるデ
ータの衝突を検出する回路および検出方法に係り、特に
検出に要する遅延時間を短縮した、ディジタル回路に好
適な上記検出回路および検出方法に関する。
ータの衝突を検出する回路および検出方法に係り、特に
検出に要する遅延時間を短縮した、ディジタル回路に好
適な上記検出回路および検出方法に関する。
【０００２】
【従来の技術】各種端末装置が接続されて運用される通
信網には時々データが互いに衝突して解読不能なエラー
が発生する場合がある。通信システムにおいてデータの
衝突を検出する方式には受信パルスのエッジを検出して
データ衝突検出に用いる方法、伝送信号のしきい値の振
幅の高さを検出してデータ衝突検出に用いる方法、送受
信ＣＲＣ（サイクリック リダンダンシチェック:ＣＹＣ
ＬＩＣ ＲＥＤＵＮＤＡＮＣＹ ＣＨＥＣＫ）コードを
チェックしてデータ衝突検出に用いる手段、マンチェス
タコード（ＭＡＮＣＨＥＳＴＥＲ ＣＯＤＥ）のコード
規則違反を検出してデータ衝突検出に用いる方法などが
ある。
信網には時々データが互いに衝突して解読不能なエラー
が発生する場合がある。通信システムにおいてデータの
衝突を検出する方式には受信パルスのエッジを検出して
データ衝突検出に用いる方法、伝送信号のしきい値の振
幅の高さを検出してデータ衝突検出に用いる方法、送受
信ＣＲＣ（サイクリック リダンダンシチェック:ＣＹＣ
ＬＩＣ ＲＥＤＵＮＤＡＮＣＹ ＣＨＥＣＫ）コードを
チェックしてデータ衝突検出に用いる手段、マンチェス
タコード（ＭＡＮＣＨＥＳＴＥＲ ＣＯＤＥ）のコード
規則違反を検出してデータ衝突検出に用いる方法などが
ある。
【０００３】このようなデータの衝突を検出する手段の
中で、現在最も広く用いられているものはマンチェスタ
コードのコード規則違反を検出してデータ衝突を検出す
る技術であり、米合衆国特許第５，０１２，４６９に開
示されたものである。この方法は、予め設定されたタイ
ムウィンドウ内において転移が発生するかどうか、そし
て次回の転移が同じ時間間隔（タイムウィンドウ）の位
置において発生するかどうかをチェックするものであ
る。そして若し転移が発生しないと信号間に衝突が発生
したことを知らせる信号を出力するようにするものであ
る。すなわち、マンチェスタコードのビットセルの中央
においての転移を検出して所定のトリガ信号を出力し、
これを所定のパルス幅を有する再トリガが可能なパルス
発生器の入力に供給してタイムウィンドウを設定する。
かかるタイムウィンドウ内において上記トリガ信号が発
生しないとデータ衝突検出信号を出力する。
中で、現在最も広く用いられているものはマンチェスタ
コードのコード規則違反を検出してデータ衝突を検出す
る技術であり、米合衆国特許第５，０１２，４６９に開
示されたものである。この方法は、予め設定されたタイ
ムウィンドウ内において転移が発生するかどうか、そし
て次回の転移が同じ時間間隔（タイムウィンドウ）の位
置において発生するかどうかをチェックするものであ
る。そして若し転移が発生しないと信号間に衝突が発生
したことを知らせる信号を出力するようにするものであ
る。すなわち、マンチェスタコードのビットセルの中央
においての転移を検出して所定のトリガ信号を出力し、
これを所定のパルス幅を有する再トリガが可能なパルス
発生器の入力に供給してタイムウィンドウを設定する。
かかるタイムウィンドウ内において上記トリガ信号が発
生しないとデータ衝突検出信号を出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなマンチェスタコードのコード規則違反を検出してデ
ータ衝突を検出する従来の方法および装置においてはエ
ッジトリガ検出回路が用いられていない。それ故、タイ
ムウィンドウの設定のため比較的長い遅延時間（８８〜
１１００μs）を必要にするようになり、このためＲＣ
アナログ回路が付加的に求められて集積度および信頼性
が低下され、原価が上昇するという問題点があった。
うなマンチェスタコードのコード規則違反を検出してデ
ータ衝突を検出する従来の方法および装置においてはエ
ッジトリガ検出回路が用いられていない。それ故、タイ
ムウィンドウの設定のため比較的長い遅延時間（８８〜
１１００μs）を必要にするようになり、このためＲＣ
アナログ回路が付加的に求められて集積度および信頼性
が低下され、原価が上昇するという問題点があった。
【０００５】本発明はこのような従来の問題点を解決す
るためになされたもので、本発明の目的は、データ衝突
の検出に要する遅延時間を短縮し、ディジタル回路に好
適な、通信網のデータ衝突検出回路および検出方法を提
供することにある。
るためになされたもので、本発明の目的は、データ衝突
の検出に要する遅延時間を短縮し、ディジタル回路に好
適な、通信網のデータ衝突検出回路および検出方法を提
供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の通信網のデータ衝突検出回路では、例えば
図１に示すように、マンチェスタコード方式でコード化
された受信データ信号ＲＸＤを受けてそのコード化され
たデータ信号のビットセルの中央においての転移を検出
し、所定幅のパルス幅を有する転移検出信号Ｚを出力す
るデータ転移検出部１と；上記受信データ信号ＲＸＤに
同期して一定の周期を有する受信クロック信号ＲＸＣを
遅延させて遅延クロック信号ｄＲＸＣを出力する遅延器
２と；そして上記受信データ信号ＲＸＤの受信状態を示
すデータ受信状態信号ＣＲＳに応じて動作モードとな
り、遅延クロック信号のクロッキング時点で上記転移検
出信号Ｚの状態に応じて出力信号状態を変化させるデー
タ衝突判定部３とを備える構成とする。
め、本発明の通信網のデータ衝突検出回路では、例えば
図１に示すように、マンチェスタコード方式でコード化
された受信データ信号ＲＸＤを受けてそのコード化され
たデータ信号のビットセルの中央においての転移を検出
し、所定幅のパルス幅を有する転移検出信号Ｚを出力す
るデータ転移検出部１と；上記受信データ信号ＲＸＤに
同期して一定の周期を有する受信クロック信号ＲＸＣを
遅延させて遅延クロック信号ｄＲＸＣを出力する遅延器
２と；そして上記受信データ信号ＲＸＤの受信状態を示
すデータ受信状態信号ＣＲＳに応じて動作モードとな
り、遅延クロック信号のクロッキング時点で上記転移検
出信号Ｚの状態に応じて出力信号状態を変化させるデー
タ衝突判定部３とを備える構成とする。
【０００７】ここで、上記データ転移検出部１は、上記
受信データ信号ＲＸＤを所定時間遅延させる遅延手段１
２と；遅延信号と非遅延信号を論理処理する論理回路と
を備える構成とする。
受信データ信号ＲＸＤを所定時間遅延させる遅延手段１
２と；遅延信号と非遅延信号を論理処理する論理回路と
を備える構成とする。
【０００８】この場合に、上記論理回路は、受信データ
信号ＲＸＤを受ける第１の入力端子と、上記遅延手段１
２の出力を受ける第２の入力端子との二つの入力端子を
有する第１ＮＡＮＤゲート１３と；上記受信データ信号
ＲＸＤを受けて上記遅延手段１２に反転された出力を与
える第１インバータ１１と；上記遅延手段１２からの出
力を受けて反転出力を出力する第２インバータ１５と；
上記受信データ信号ＲＸＤを受けて反転出力を出力する
第３インバータ１７と；上記第２インバータ１５および
第３インバータ１７の出力を二つの入力端子に受ける第
２ＮＡＮＤゲート１６と；上記第１ＮＡＮＤゲート１３
および第２ＮＡＮＤゲート１６からの出力を二つの入力
端子に受けて上記転移検出信号Ｚを出力する第３ＮＡＮ
Ｄゲート１４とを備える構成とすればよい。
信号ＲＸＤを受ける第１の入力端子と、上記遅延手段１
２の出力を受ける第２の入力端子との二つの入力端子を
有する第１ＮＡＮＤゲート１３と；上記受信データ信号
ＲＸＤを受けて上記遅延手段１２に反転された出力を与
える第１インバータ１１と；上記遅延手段１２からの出
力を受けて反転出力を出力する第２インバータ１５と；
上記受信データ信号ＲＸＤを受けて反転出力を出力する
第３インバータ１７と；上記第２インバータ１５および
第３インバータ１７の出力を二つの入力端子に受ける第
２ＮＡＮＤゲート１６と；上記第１ＮＡＮＤゲート１３
および第２ＮＡＮＤゲート１６からの出力を二つの入力
端子に受けて上記転移検出信号Ｚを出力する第３ＮＡＮ
Ｄゲート１４とを備える構成とすればよい。
【０００９】また上記データ衝突判定部３は、上記転移
検出信号Ｚを上記データ転移検出部１からデータ入力端
子Ｄに受け、また上記遅延器２からの遅延クロック信号
ｄＲＸＣをクロック入力端子ＣＫに受けて、そのクロッ
ク信号の立上りエッジでデータ入力状態と同じ状態のデ
ータ衝突信号出力を出力端子Ｑから出力するＤ形フリッ
プフロップを備える構成とすればよい。Ｄ形フリップフ
ロップは一つ以上を用いうる。
検出信号Ｚを上記データ転移検出部１からデータ入力端
子Ｄに受け、また上記遅延器２からの遅延クロック信号
ｄＲＸＣをクロック入力端子ＣＫに受けて、そのクロッ
ク信号の立上りエッジでデータ入力状態と同じ状態のデ
ータ衝突信号出力を出力端子Ｑから出力するＤ形フリッ
プフロップを備える構成とすればよい。Ｄ形フリップフ
ロップは一つ以上を用いうる。
【００１０】この場合に、上記データ衝突判定部３は、
直列に接続された三つのＤ形フリップフロップを備え、
該三つのＤ形フリップフロップは、上記転移検出信号Ｚ
を上記データ転移検出部１からデータ入力端子Ｄに受
け、また上記遅延器２からの遅延クロック信号ｄＲＸＣ
をクロック入力端子ＣＫに受けて、そのクロック信号の
立上りエッジにおけるデータ入力状態と同じ状態のデー
タ衝突信号出力を出力端子Ｑから出力し、さらに前段の
出力端子Ｑは次段の入力端子Ｄに接続され、最終段の出
力端子Ｑはデータ衝突信号を出力する構成を備えるよう
にすればよい。
直列に接続された三つのＤ形フリップフロップを備え、
該三つのＤ形フリップフロップは、上記転移検出信号Ｚ
を上記データ転移検出部１からデータ入力端子Ｄに受
け、また上記遅延器２からの遅延クロック信号ｄＲＸＣ
をクロック入力端子ＣＫに受けて、そのクロック信号の
立上りエッジにおけるデータ入力状態と同じ状態のデー
タ衝突信号出力を出力端子Ｑから出力し、さらに前段の
出力端子Ｑは次段の入力端子Ｄに接続され、最終段の出
力端子Ｑはデータ衝突信号を出力する構成を備えるよう
にすればよい。
【００１１】また、上記の目的を達成するための本発明
の通信網のデータ衝突検出方法としては、通信網におい
てマンチェスタコード方式でコード化された受信データ
信号のデータ衝突の検出方法において、例えば図２に示
すように、マンチェスタコード方式でコード化された受
信データ信号ＲＸＤを受信し、そのコード化されたデー
タ信号のビットセルの中央においての転移を検出して転
移時点から所定時間存在するパルスを有する転移検出信
号Ｚを形成する段階と；上記受信データ信号ＲＸＤに同
期して一定の周期を有する受信クロック信号ＲＸＣを遅
延させて遅延クロック信号ｄＲＸＣを形成する段階と；
受信データ信号の存在する場合のみ、遅延クロック信号
ｄＲＸＣの立上りエッジの瞬間に転移検出信号Ｚのハイ
パルスがないことを見出すとデータ衝突が発生したこと
と認識してデータ衝突信号ＣＯＬを出力する段階とを含
むこととする。
の通信網のデータ衝突検出方法としては、通信網におい
てマンチェスタコード方式でコード化された受信データ
信号のデータ衝突の検出方法において、例えば図２に示
すように、マンチェスタコード方式でコード化された受
信データ信号ＲＸＤを受信し、そのコード化されたデー
タ信号のビットセルの中央においての転移を検出して転
移時点から所定時間存在するパルスを有する転移検出信
号Ｚを形成する段階と；上記受信データ信号ＲＸＤに同
期して一定の周期を有する受信クロック信号ＲＸＣを遅
延させて遅延クロック信号ｄＲＸＣを形成する段階と；
受信データ信号の存在する場合のみ、遅延クロック信号
ｄＲＸＣの立上りエッジの瞬間に転移検出信号Ｚのハイ
パルスがないことを見出すとデータ衝突が発生したこと
と認識してデータ衝突信号ＣＯＬを出力する段階とを含
むこととする。
【００１２】ここで、データ転移検出信号Ｚを形成する
段階は、受信データ信号を所定時間の間遅延させて遅延
データ信号を形成し、遅延データ信号と非遅延データ信
号を論理処理し、これにより、データ信号の転移時点か
ら所定時間の間存在するパルスを有する信号を論理回路
を用いて発生させることを特徴とする。
段階は、受信データ信号を所定時間の間遅延させて遅延
データ信号を形成し、遅延データ信号と非遅延データ信
号を論理処理し、これにより、データ信号の転移時点か
ら所定時間の間存在するパルスを有する信号を論理回路
を用いて発生させることを特徴とする。
【００１３】またデータ衝突信号ＣＯＬを出力する段階
は、Ｄ形フリップフロップにおいて、遅延クロック信号
ｄＲＸＣの立上りエッジの瞬間に、データ入力にデータ
転移検出信号Ｚのパルスが存在しない場合に、出力端子
Ｑをロー状態に変えてデータ衝突が発生したことと判断
するものであることを特徴とする。
は、Ｄ形フリップフロップにおいて、遅延クロック信号
ｄＲＸＣの立上りエッジの瞬間に、データ入力にデータ
転移検出信号Ｚのパルスが存在しない場合に、出力端子
Ｑをロー状態に変えてデータ衝突が発生したことと判断
するものであることを特徴とする。
【００１４】この場合に、データ衝突信号ＣＯＬを出力
する段階として、出力から入力に次々に接続されたＤ形
フリップフロップを用い、遅延クロック信号ｄＲＸＣの
立上りエッジの瞬間にデータ入力にデータ転移検出信号
Ｚのパルスが存在しない場合、第１のフリップフロップ
の出力Ｑがロー状態になり、第２のフリップフロップの
出力Ｑが第２のクロックでロー状態になり、そして第３
のフリップフロップの出力Ｑが第３のクロックでロー状
態になることにより、上記出力Ｑを上記三つのクロック
パルスほど遅延させてデータ衝突の発生を判断し；ま
た、上記第３のクロックパルスの立上りエッジの以前に
受信データ信号が存在しない場合には、データ衝突の発
生が認められないとするようにするのがよい。これによ
り誤動作することもなくなる。
する段階として、出力から入力に次々に接続されたＤ形
フリップフロップを用い、遅延クロック信号ｄＲＸＣの
立上りエッジの瞬間にデータ入力にデータ転移検出信号
Ｚのパルスが存在しない場合、第１のフリップフロップ
の出力Ｑがロー状態になり、第２のフリップフロップの
出力Ｑが第２のクロックでロー状態になり、そして第３
のフリップフロップの出力Ｑが第３のクロックでロー状
態になることにより、上記出力Ｑを上記三つのクロック
パルスほど遅延させてデータ衝突の発生を判断し；ま
た、上記第３のクロックパルスの立上りエッジの以前に
受信データ信号が存在しない場合には、データ衝突の発
生が認められないとするようにするのがよい。これによ
り誤動作することもなくなる。
【００１５】ここで、受信クロック信号ＲＸＣを遅延さ
せる時間は、受信データ信号ＲＸＤを遅延させる時間の
ほぼ１／２にすれば、遅延クロック信号ｄＲＸＣを転移
検出信号Ｚのハイパルス期間の中間時点で立ち上げるの
に好ましい。
せる時間は、受信データ信号ＲＸＤを遅延させる時間の
ほぼ１／２にすれば、遅延クロック信号ｄＲＸＣを転移
検出信号Ｚのハイパルス期間の中間時点で立ち上げるの
に好ましい。
【００１６】
【作用】本発明の回路構成および方法によれば、後述の
実施例の説明において詳述するように、データ転移検出
部１は、例えば遅延手段と論理回路を用いることによ
り、受信データ信号の転移を検出し、すなわち転移の発
生時点でパルスを発生し、そのパルスは遅延手段１２の
遅延期間ハイレベルを維持する転移検出信号Ｚを出力し
得るようになる。また、遅延クロック信号ｄＲＸＣは受
信データ信号ＲＸＤに同期しながらも遅延器２の遅延に
より、転移検出信号Ｚのハイパルスの中間時点で立ち上
がるクロック信号としてデータ衝突検出部３へのクロッ
クを与え得るようになる。さらに、データ受信状態で動
作するデータ衝突検出部３では、例えばＤ形フリップフ
ロップを用いて、遅延クロック信号ｄＲＸＣを得て、こ
のクロック信号がハイに立ち上がる瞬間から、入力デー
タのデータ転移検出信号Ｚのハイまたはローの状態のそ
れぞれに応じてハイまたはローの信号を出力し得るよう
になる。したがって、データ衝突がなく、遅延クロック
信号ｄＲＸＣが立ち上がった瞬間時点で転移検出信号Ｚ
がハイ状態にあるか、またはデータ衝突があり、遅延ク
ロック信号ｄＲＸＣが立ち上がった瞬間時点で転移検出
信号Ｚがロー状態にあるかにより、データ衝突検出部３
の出力はそれぞれハイまたはローの信号を出力し、デー
タ衝突を判別し得るようになる。以上のように、本発明
によれば、データ通信網におけるデータの転移を検出し
て転移検出信号パルスをつくり、そのパルスの中間で立
ち上がる程度に遅延させた上記遅延クロック信号の立上
り時点で転移検出信号レベルに応じた衝突判別信号の出
力を得るので、短い遅延時間の遅延器を用いて衝突の判
別が可能になる。それ故、本発明ではアナログ回路を用
いる必要がなく、ディジタル回路による高集積化を可能
にするデータ衝突検出回路および検出方法が得られるよ
うになる。
実施例の説明において詳述するように、データ転移検出
部１は、例えば遅延手段と論理回路を用いることによ
り、受信データ信号の転移を検出し、すなわち転移の発
生時点でパルスを発生し、そのパルスは遅延手段１２の
遅延期間ハイレベルを維持する転移検出信号Ｚを出力し
得るようになる。また、遅延クロック信号ｄＲＸＣは受
信データ信号ＲＸＤに同期しながらも遅延器２の遅延に
より、転移検出信号Ｚのハイパルスの中間時点で立ち上
がるクロック信号としてデータ衝突検出部３へのクロッ
クを与え得るようになる。さらに、データ受信状態で動
作するデータ衝突検出部３では、例えばＤ形フリップフ
ロップを用いて、遅延クロック信号ｄＲＸＣを得て、こ
のクロック信号がハイに立ち上がる瞬間から、入力デー
タのデータ転移検出信号Ｚのハイまたはローの状態のそ
れぞれに応じてハイまたはローの信号を出力し得るよう
になる。したがって、データ衝突がなく、遅延クロック
信号ｄＲＸＣが立ち上がった瞬間時点で転移検出信号Ｚ
がハイ状態にあるか、またはデータ衝突があり、遅延ク
ロック信号ｄＲＸＣが立ち上がった瞬間時点で転移検出
信号Ｚがロー状態にあるかにより、データ衝突検出部３
の出力はそれぞれハイまたはローの信号を出力し、デー
タ衝突を判別し得るようになる。以上のように、本発明
によれば、データ通信網におけるデータの転移を検出し
て転移検出信号パルスをつくり、そのパルスの中間で立
ち上がる程度に遅延させた上記遅延クロック信号の立上
り時点で転移検出信号レベルに応じた衝突判別信号の出
力を得るので、短い遅延時間の遅延器を用いて衝突の判
別が可能になる。それ故、本発明ではアナログ回路を用
いる必要がなく、ディジタル回路による高集積化を可能
にするデータ衝突検出回路および検出方法が得られるよ
うになる。
【００１７】
【実施例】以下、本発明の好ましい実施例を添付図面に
基づいて詳細に説明する。本発明の通信網のデータ衝突
検出回路は図１に示すように、データ転移検出部１と遅
延器２とデータ衝突判定部３とで構成する。データ転移
検出部１は、マンチェスタコード方式でコード化された
受信データ信号ＲＸＤを供給されてそのコード化された
データ信号のビットセルの中央においての転移を検出し
て適当な長さのパルス幅を有する転移検出信号Ｚを発生
させる。データ転移検出部１は前記受信データ信号を所
定時間の間遅延させた遅延信号をつくる遅延手段１２
と、上記遅延信号と遅延されない信号を論理処理する論
理回路とで構成される。遅延手段１２はＲ−Ｃ回路を用
いるかインバータなどを多数個直列に接続して用いると
よい。
基づいて詳細に説明する。本発明の通信網のデータ衝突
検出回路は図１に示すように、データ転移検出部１と遅
延器２とデータ衝突判定部３とで構成する。データ転移
検出部１は、マンチェスタコード方式でコード化された
受信データ信号ＲＸＤを供給されてそのコード化された
データ信号のビットセルの中央においての転移を検出し
て適当な長さのパルス幅を有する転移検出信号Ｚを発生
させる。データ転移検出部１は前記受信データ信号を所
定時間の間遅延させた遅延信号をつくる遅延手段１２
と、上記遅延信号と遅延されない信号を論理処理する論
理回路とで構成される。遅延手段１２はＲ−Ｃ回路を用
いるかインバータなどを多数個直列に接続して用いると
よい。
【００１８】論理回路は、受信データ信号を第１入力か
ら受け、上記遅延手段１２の出力を第２入力から受ける
二つの入力を有する第１ＮＡＮＤゲート（ＮＤ１）１３
と、受信データ信号を入力に受けて反転された出力を前
記遅延手段の入力に印加する第１インバータ（Ｉ１）１
１と、上記遅延手段（１Ａ）１２の出力を反転させて出
力する第２インバータ１５と、上記受信データ信号を反
転させて出力する第３インバータ１７と、上記第２およ
び第３インバータの出力を二つの入力から受ける第２Ｎ
ＡＮＤゲート（ＮＤ２）１６と、上記第１および第２Ｎ
ＡＮＤゲート（ＮＤ１）、（ＮＤ２）の出力を二つの入
力から受けて上記転移検出信号Ｚを出力する第３ＮＡＮ
Ｄゲート（ＮＤ３）１４とで構成される。
ら受け、上記遅延手段１２の出力を第２入力から受ける
二つの入力を有する第１ＮＡＮＤゲート（ＮＤ１）１３
と、受信データ信号を入力に受けて反転された出力を前
記遅延手段の入力に印加する第１インバータ（Ｉ１）１
１と、上記遅延手段（１Ａ）１２の出力を反転させて出
力する第２インバータ１５と、上記受信データ信号を反
転させて出力する第３インバータ１７と、上記第２およ
び第３インバータの出力を二つの入力から受ける第２Ｎ
ＡＮＤゲート（ＮＤ２）１６と、上記第１および第２Ｎ
ＡＮＤゲート（ＮＤ１）、（ＮＤ２）の出力を二つの入
力から受けて上記転移検出信号Ｚを出力する第３ＮＡＮ
Ｄゲート（ＮＤ３）１４とで構成される。
【００１９】遅延器２は受信データ信号ＲＸＤに同期し
て一定周期を有する受信クロック信号ＲＸＤを所定時間
の間遅延させた遅延クロック信号ｄＲＸＣを出力する。
この遅延器２も遅延手段１２と同様にＲ−Ｃ回路を用い
るかインバータなどを多数個直列接続して用いるとよ
い。
て一定周期を有する受信クロック信号ＲＸＤを所定時間
の間遅延させた遅延クロック信号ｄＲＸＣを出力する。
この遅延器２も遅延手段１２と同様にＲ−Ｃ回路を用い
るかインバータなどを多数個直列接続して用いるとよ
い。
【００２０】衝突判定部３は受信データ信号の受信状態
を示すデータ受信状態信号ＣＲＳに応じて動作モードと
なり、遅延クロック信号ｄＲＸＣがクロッキングされる
時点から上記転移検出信号Ｚの状態に応じて出力信号状
態を変化させる。判定部３はＤ形フリップフロップで構
成されており、このＤ形フリップフロップは、データ転
移検出部１からの転移検出信号Ｚをデータ入力端子Ｄに
受け、遅延器２からの遅延クロック信号ｄＲＸＣをクロ
ック入力端子ＣＫに受け、これにより、クロック信号の
立上りエッジ時点でデータ入力状態と同じ状態の出力を
Ｑ出力から出力する。また、判定部３はかかるＤ形フリ
ップフロップを三つ直列に接続し、前段階のＱ出力を後
段階のＤ入力に接続し、最終段の出力端子Ｑはデータ衝
突信号ＣＯＬを出力する。これによりパケット網におい
てもデータ衝突を検出できる。
を示すデータ受信状態信号ＣＲＳに応じて動作モードと
なり、遅延クロック信号ｄＲＸＣがクロッキングされる
時点から上記転移検出信号Ｚの状態に応じて出力信号状
態を変化させる。判定部３はＤ形フリップフロップで構
成されており、このＤ形フリップフロップは、データ転
移検出部１からの転移検出信号Ｚをデータ入力端子Ｄに
受け、遅延器２からの遅延クロック信号ｄＲＸＣをクロ
ック入力端子ＣＫに受け、これにより、クロック信号の
立上りエッジ時点でデータ入力状態と同じ状態の出力を
Ｑ出力から出力する。また、判定部３はかかるＤ形フリ
ップフロップを三つ直列に接続し、前段階のＱ出力を後
段階のＤ入力に接続し、最終段の出力端子Ｑはデータ衝
突信号ＣＯＬを出力する。これによりパケット網におい
てもデータ衝突を検出できる。
【００２１】以下に、このように構成された回路の動作
を図２ないし図４を参照して詳細に説明する。先ず、受
信データ信号ＲＸＤと受信クロック信号ＲＸＣが存在す
るかどうかについてチェックされる。若しそれらが存在
すれば、ハイ（High）信号状態のキャリアセンス信号Ｃ
ＲＳ（carrier sense signal）が外部から供給される。
そしてまず、マンチェスタコード方式でコード化された
図２（Ａ）のような受信データ信号ＲＸＤが入力される
と、これはデータ転移検出部１に入力され、第１ＮＡＮ
ＤゲートＮＤ１の入力端子の一つに入力される。また、
入力されたＲＸＤの信号は、第１インバータ（Ｉ１）１
１および遅延手段（１Ａ）１２を通じて反転および遅延
された後上記第１ＮＡＮＤゲートＮＤ１の他側の入力端
子に供給される。また、遅延手段１２の出力端子と第２
インバータ（Ｉ２）１５を通過した信号は、第２ＮＡＮ
ＤゲートＮＤ２の入力端子の一つに供給される。受信デ
ータ信号ＲＸＤは、第３インバータ（Ｉ３）１７を通じ
た後第２ＮＡＮＤゲートＮＤ２の他側の入力端子に入力
される。そして、第１および第２ＮＡＮＤゲートＮＤ
１、ＮＤ２の出力信号が第３ＮＡＮＤゲートＮＤ３を通
じてＮＡＮＤ論理に組み合わされて図２（Ｂ）に示すよ
うな所定のパルス幅を有するパルス信号Ｚに出力され
る。このＺ信号は受信データ信号がハイからローに変わ
るかローからハイに変わるとき、すなわち転移されると
き、パルスとして立ち上げ、遅延手段１２が信号伝達を
遅延させる期間の間ハイレベルを維持する。
を図２ないし図４を参照して詳細に説明する。先ず、受
信データ信号ＲＸＤと受信クロック信号ＲＸＣが存在す
るかどうかについてチェックされる。若しそれらが存在
すれば、ハイ（High）信号状態のキャリアセンス信号Ｃ
ＲＳ（carrier sense signal）が外部から供給される。
そしてまず、マンチェスタコード方式でコード化された
図２（Ａ）のような受信データ信号ＲＸＤが入力される
と、これはデータ転移検出部１に入力され、第１ＮＡＮ
ＤゲートＮＤ１の入力端子の一つに入力される。また、
入力されたＲＸＤの信号は、第１インバータ（Ｉ１）１
１および遅延手段（１Ａ）１２を通じて反転および遅延
された後上記第１ＮＡＮＤゲートＮＤ１の他側の入力端
子に供給される。また、遅延手段１２の出力端子と第２
インバータ（Ｉ２）１５を通過した信号は、第２ＮＡＮ
ＤゲートＮＤ２の入力端子の一つに供給される。受信デ
ータ信号ＲＸＤは、第３インバータ（Ｉ３）１７を通じ
た後第２ＮＡＮＤゲートＮＤ２の他側の入力端子に入力
される。そして、第１および第２ＮＡＮＤゲートＮＤ
１、ＮＤ２の出力信号が第３ＮＡＮＤゲートＮＤ３を通
じてＮＡＮＤ論理に組み合わされて図２（Ｂ）に示すよ
うな所定のパルス幅を有するパルス信号Ｚに出力され
る。このＺ信号は受信データ信号がハイからローに変わ
るかローからハイに変わるとき、すなわち転移されると
き、パルスとして立ち上げ、遅延手段１２が信号伝達を
遅延させる期間の間ハイレベルを維持する。
【００２２】一方、受信データ信号ＲＸＤに同期され一
定の周期を有する受信クロック信号ＲＸＣは、遅延器２
によって所定時間の間遅延されて図２（Ｃ）のように出
力されてデータ衝突判定部３のクロック信号（ＣＫ１〜
ＣＫ３）として供給される。この遅延器２が遅延させる
時間は遅延手段１２が遅延させる時間のほぼ１／２であ
る。それで、遅延クロック信号は、転移検出信号Ｚのハ
イパルス期間の中間時点で立ち上がるようになる。そこ
で、データ衝突判定部３の第１のＤ形フリップフロップ
ＦＦ１は、データ転移検出部１から出力される転移検出
信号Ｚを入力データに受け入れ、遅延器２から出力され
る遅延クロック信号ｄＲＸＣに同期して出力を可変させ
るようになる。
定の周期を有する受信クロック信号ＲＸＣは、遅延器２
によって所定時間の間遅延されて図２（Ｃ）のように出
力されてデータ衝突判定部３のクロック信号（ＣＫ１〜
ＣＫ３）として供給される。この遅延器２が遅延させる
時間は遅延手段１２が遅延させる時間のほぼ１／２であ
る。それで、遅延クロック信号は、転移検出信号Ｚのハ
イパルス期間の中間時点で立ち上がるようになる。そこ
で、データ衝突判定部３の第１のＤ形フリップフロップ
ＦＦ１は、データ転移検出部１から出力される転移検出
信号Ｚを入力データに受け入れ、遅延器２から出力され
る遅延クロック信号ｄＲＸＣに同期して出力を可変させ
るようになる。
【００２３】受信データ信号ＲＸＤが存在すると、キャ
リアセンス信号ＣＲＳが発生し、Ｄ形フリップフロップ
のＳＤＮ端子に供給される。このキャリアセンス信号Ｃ
ＲＳは、フリップフロップを動作モード(active mode）
にしたり、または非動作モード（inactive mode）にす
るものである。すなわち、受信データ信号が存在する場
合にはキャリアセンス信号ＣＲＳはハイになり、受信デ
ータ信号がない場合には信号ＣＲＳはローになる。それ
で、ＣＲＳ信号がローであるときはＤ形フリップフロッ
プの出力は入力Ｄに無関係にハイになり、ＣＲＳ信号が
ハイであるときは出力Ｑは、クロックパルスの立上りエ
ッジのタイミングと入力Ｄにしたがって変化できるよう
になる。
リアセンス信号ＣＲＳが発生し、Ｄ形フリップフロップ
のＳＤＮ端子に供給される。このキャリアセンス信号Ｃ
ＲＳは、フリップフロップを動作モード(active mode）
にしたり、または非動作モード（inactive mode）にす
るものである。すなわち、受信データ信号が存在する場
合にはキャリアセンス信号ＣＲＳはハイになり、受信デ
ータ信号がない場合には信号ＣＲＳはローになる。それ
で、ＣＲＳ信号がローであるときはＤ形フリップフロッ
プの出力は入力Ｄに無関係にハイになり、ＣＲＳ信号が
ハイであるときは出力Ｑは、クロックパルスの立上りエ
ッジのタイミングと入力Ｄにしたがって変化できるよう
になる。
【００２４】遅延クロック信号ｄＲＸＣがハイとなる瞬
間に第１のＤ形フリップフロップＦＦ１のＤ入力の信号
状態が出力信号Ｑ１に現れて第２のＤ形フリップフロッ
プＦＦ２の入力に印加され、さらに遅延クロック信号ｄ
ＲＸＣがハイとなる瞬間に第２のＤ形フリップフロップ
ＦＦ２のＤ入力である出力信号Ｑ１は第２のＤ形フリッ
プフロップＦＦ２の出力信号Ｑ２に現れて第３のＤ形フ
リップフロップＦＦ３のＤ入力に印加され、その後に遅
延クロック信号ｄＲＸＣの立上りエッジ時に出力信号Ｑ
３はデータ衝突検出信号ＣＯＬに出力される。例えば、
図２のＴ１、Ｔ２周期におけるように、Ｄ形フリップフ
ロップに対して入力データとして供給される転移検出信
号Ｚが、遅延クロック信号ｄＲＸＣの立上りエッジにお
いて遅延１の間ハイ状態を維持している場合は、遅延２
ほどに遅延されているクロック信号はフリップフロップ
の出力Ｑをハイにする。これはデータ衝突が発生しなか
った場合で、したがって、データ衝突検出信号ＣＯＬは
ハイレベルで出力される。
間に第１のＤ形フリップフロップＦＦ１のＤ入力の信号
状態が出力信号Ｑ１に現れて第２のＤ形フリップフロッ
プＦＦ２の入力に印加され、さらに遅延クロック信号ｄ
ＲＸＣがハイとなる瞬間に第２のＤ形フリップフロップ
ＦＦ２のＤ入力である出力信号Ｑ１は第２のＤ形フリッ
プフロップＦＦ２の出力信号Ｑ２に現れて第３のＤ形フ
リップフロップＦＦ３のＤ入力に印加され、その後に遅
延クロック信号ｄＲＸＣの立上りエッジ時に出力信号Ｑ
３はデータ衝突検出信号ＣＯＬに出力される。例えば、
図２のＴ１、Ｔ２周期におけるように、Ｄ形フリップフ
ロップに対して入力データとして供給される転移検出信
号Ｚが、遅延クロック信号ｄＲＸＣの立上りエッジにお
いて遅延１の間ハイ状態を維持している場合は、遅延２
ほどに遅延されているクロック信号はフリップフロップ
の出力Ｑをハイにする。これはデータ衝突が発生しなか
った場合で、したがって、データ衝突検出信号ＣＯＬは
ハイレベルで出力される。
【００２５】しかしながら、図２のＴ５周期におけるよ
うに、Ｄ形フリップフロップＦＦ１に供給される転移検
出信号Ｚが、遅延クロック信号ｄＲＸＣの立上りエッジ
においてローである場合（これはデータ衝突が発生した
場合である）は、第１のＤ形フリップフロップＦＦ１の
入力Ｄのロー信号状態は、遅延クロック信号ｄＲＸＣの
パルスが最初にハイになる瞬間に出力信号Ｑ１に現われ
て第２のフリップフロップＦＦ２に供給される。次に、
第２のフリップフロップＦＦ２の出力信号Ｑ２は、遅延
クロック信号ｄＲＸＣの２番目のパルスにおいて（Ｔ
７）ロー状態に変わり、第３のＤ形フリップフロップＦ
Ｆ３の出力信号Ｑ３は３番目の遅延クロック信号ｄＲＸ
Ｃの立上りエッジ時点（Ｔ９）でロー状態に変わる。こ
うしてデータ衝突検出信号がデータ衝突の発生を知らせ
るようにローとなる。すなわち、遅延クロック信号ｄＲ
ＸＣのパルスが３回発生した瞬間に、すなわちＴ９周期
にデータ衝突検出信号ＣＯＬがローレベルに出力され
る。その後、Ｔ１１のクロック周期において信号ＣＯＬ
が再びハイになる。
うに、Ｄ形フリップフロップＦＦ１に供給される転移検
出信号Ｚが、遅延クロック信号ｄＲＸＣの立上りエッジ
においてローである場合（これはデータ衝突が発生した
場合である）は、第１のＤ形フリップフロップＦＦ１の
入力Ｄのロー信号状態は、遅延クロック信号ｄＲＸＣの
パルスが最初にハイになる瞬間に出力信号Ｑ１に現われ
て第２のフリップフロップＦＦ２に供給される。次に、
第２のフリップフロップＦＦ２の出力信号Ｑ２は、遅延
クロック信号ｄＲＸＣの２番目のパルスにおいて（Ｔ
７）ロー状態に変わり、第３のＤ形フリップフロップＦ
Ｆ３の出力信号Ｑ３は３番目の遅延クロック信号ｄＲＸ
Ｃの立上りエッジ時点（Ｔ９）でロー状態に変わる。こ
うしてデータ衝突検出信号がデータ衝突の発生を知らせ
るようにローとなる。すなわち、遅延クロック信号ｄＲ
ＸＣのパルスが３回発生した瞬間に、すなわちＴ９周期
にデータ衝突検出信号ＣＯＬがローレベルに出力され
る。その後、Ｔ１１のクロック周期において信号ＣＯＬ
が再びハイになる。
【００２６】図３は、パケット伝送網においてデータ衝
突を検出する方法を説明するための信号の波形を示すタ
イミング図であり、図３（Ａ）はパケット伝送の始まり
部分のプリアンブル（preamble−前置）信号としてコー
ド化された受信データ信号ＲＸＤの波形図であって一定
のパルスの繰返しを送っており、図３（Ｂ）はキャリア
センス信号の波形図であってローからハイに変わり、図
３（Ｃ）は受信クロック信号ｄＲＸＣの波形図であって
一定の時間遅延ｔＤＡＴを置いて発生される。したがっ
て、第１ないし第３のＤ形フリップフロップにおいては
誤動作することなしにデータが衝突しない限りＣＯＬ信
号がローにならない。
突を検出する方法を説明するための信号の波形を示すタ
イミング図であり、図３（Ａ）はパケット伝送の始まり
部分のプリアンブル（preamble−前置）信号としてコー
ド化された受信データ信号ＲＸＤの波形図であって一定
のパルスの繰返しを送っており、図３（Ｂ）はキャリア
センス信号の波形図であってローからハイに変わり、図
３（Ｃ）は受信クロック信号ｄＲＸＣの波形図であって
一定の時間遅延ｔＤＡＴを置いて発生される。したがっ
て、第１ないし第３のＤ形フリップフロップにおいては
誤動作することなしにデータが衝突しない限りＣＯＬ信
号がローにならない。
【００２７】図４は、パケット伝送網においてデータ伝
送の最終部分においてもエラーなしに動作されることを
説明するため信号の波形を示すタイミング図であり、図
４（Ａ）はパケット伝送の最終部分のマンチェスタコー
ド化された受信データ信号ＲＸＤの波形図であって、最
終のパルスがハイから徐々にローに下降することを示し
ており、図４（Ｂ）はキャリアセンス信号波形図であっ
て受信データ信号がなくなるのでハイからローに変わ
り、図４（Ｃ）は受信クロック信号の波形図であって一
定の期間の間続いた後遮断される。この場合にも、キャ
リアセンス信号がローとなり第１ないし第３のＤ形フリ
ップフロップが非動作（inactive）状態とされる時点ま
でｔｓｏｆｆは信号Ｚがハイパルスを維持しており、受
信データ信号がなくなった後にはＣＲＳ信号がローに変
わってフリップフロップがハイにセットされるので、以
後のクロックパルスによって誤動作することがなくな
る。すなわち、データ衝突がないが衝突があるように信
号が誤発生されることはない。
送の最終部分においてもエラーなしに動作されることを
説明するため信号の波形を示すタイミング図であり、図
４（Ａ）はパケット伝送の最終部分のマンチェスタコー
ド化された受信データ信号ＲＸＤの波形図であって、最
終のパルスがハイから徐々にローに下降することを示し
ており、図４（Ｂ）はキャリアセンス信号波形図であっ
て受信データ信号がなくなるのでハイからローに変わ
り、図４（Ｃ）は受信クロック信号の波形図であって一
定の期間の間続いた後遮断される。この場合にも、キャ
リアセンス信号がローとなり第１ないし第３のＤ形フリ
ップフロップが非動作（inactive）状態とされる時点ま
でｔｓｏｆｆは信号Ｚがハイパルスを維持しており、受
信データ信号がなくなった後にはＣＲＳ信号がローに変
わってフリップフロップがハイにセットされるので、以
後のクロックパルスによって誤動作することがなくな
る。すなわち、データ衝突がないが衝突があるように信
号が誤発生されることはない。
【００２８】
【発明の効果】以上説明したように、本発明では、レベ
ルトリガ検出回路を用いることにより比較的短い遅延時
間が必要とされるので、アナログ回路はディジタル回路
に置換でき、そのうえ、キャリアセンス信号（ＣＲＳ）
や受信クロック信号（ＲＸＣ）など、既存の信号をその
まま用いることができて集積度および信頼性を向上させ
ることができる。
ルトリガ検出回路を用いることにより比較的短い遅延時
間が必要とされるので、アナログ回路はディジタル回路
に置換でき、そのうえ、キャリアセンス信号（ＣＲＳ）
や受信クロック信号（ＲＸＣ）など、既存の信号をその
まま用いることができて集積度および信頼性を向上させ
ることができる。
【図１】本発明の通信網のデータ衝突検出回路図。
【図２】本発明における信号波形図。
【図３】パケット始まり部分の受信タイミング図。
【図４】パケット最終部分の受信タイミング図。
１…データ転移検出部 ２…遅延
器 ３…データ衝突判定部 １２…遅延
手段 １１、１５、１７…インバータ １３、１４、１６…
ＮＡＮＤゲート ＦＦ１、ＦＦ２、ＦＦ３…Ｄ形フリップフロップ ＲＸＤ…受信データ信号 Ｚ…転移検出信号 ＲＸＣ…受信クロック信号 ｄＲＸＣ…遅延クロ
ック信号 ＣＯＬ…データ衝突信号 ＣＲＳ…キャリアセンス信号
（データ受信状態信号）
器 ３…データ衝突判定部 １２…遅延
手段 １１、１５、１７…インバータ １３、１４、１６…
ＮＡＮＤゲート ＦＦ１、ＦＦ２、ＦＦ３…Ｄ形フリップフロップ ＲＸＤ…受信データ信号 Ｚ…転移検出信号 ＲＸＣ…受信クロック信号 ｄＲＸＣ…遅延クロ
ック信号 ＣＯＬ…データ衝突信号 ＣＲＳ…キャリアセンス信号
（データ受信状態信号）
Claims (10)
- 【請求項１】通信網のデータ衝突検出回路において、 マンチェスタコード方式でコード化された受信データ信
号を受けてそのコード化されたデータ信号のビットセル
の中央においての転移を検出し、所定幅のパルス幅を有
する転移検出信号Ｚを出力するデータ転移検出部１と；
上記受信データ信号に同期して一定の周期を有する受信
クロック信号を遅延させて遅延クロック信号を出力する
遅延器２と；そして上記受信データ信号の受信状態を示
すデータ受信状態信号に応じて動作モードとなり、遅延
クロック信号のクロッキング時点で上記転移検出信号Ｚ
の状態に応じて出力信号状態を変化させるデータ衝突判
定部３とを備えることを特徴とする、通信網のデータ衝
突検出回路。 - 【請求項２】請求項１記載の通信網のデータ衝突検出回
路において、上記データ転移検出部１は、 上記受信データ信号を所定時間遅延させる遅延手段１２
と；遅延信号と非遅延信号を論理処理する論理回路とを
備えることを特徴とする、通信網のデータ衝突検出回
路。 - 【請求項３】請求項２記載の通信網のデータ衝突検出回
路において、上記論理回路は、 受信データ信号を受ける第１の入力端子と、上記遅延手
段１２の出力を受ける第２の入力端子との二つの入力端
子を有する第１ＮＡＮＤゲートと；上記受信データ信号
を受けて上記遅延手段１２に反転された出力を与える第
１インバータと；上記遅延手段１２からの出力を受けて
反転出力を出力する第２インバータと；上記受信データ
信号を受けて反転出力を出力する第３インバータと；上
記第２インバータおよび第３インバータの出力を二つの
入力端子に受ける第２ＮＡＮＤゲートと；上記第１ＮＡ
ＮＤゲートおよび第２ＮＡＮＤゲートからの出力を二つ
の入力端子に受けて上記転移検出信号Ｚを出力する第３
ＮＡＮＤゲートとを備えることを特徴とする、通信網の
データ衝突検出回路。 - 【請求項４】請求項１記載の通信網のデータ衝突検出回
路において、上記データ衝突判定部３は、 上記転移検出信号Ｚを上記データ転移検出部からデータ
入力端子Ｄに受け、また上記遅延器２からの遅延クロッ
ク信号をクロック入力端子ＣＫに受けて、そのクロック
信号の立上りエッジにおけるデータ入力状態と同じ状態
のデータ衝突信号出力を出力端子Ｑから出力するＤ形フ
リップフロップを備えることを特徴とする、通信網のデ
ータ衝突検出回路。 - 【請求項５】請求項１記載の通信網のデータ衝突検出回
路において、上記データ衝突判定部３は、直列に接続さ
れた三つのＤ形フリップフロップを備え、 該三つのＤ形フリップフロップは、 上記転移検出信号Ｚを上記データ転移検出部からデータ
入力端子Ｄに受け、また上記遅延器２からの遅延クロッ
ク信号をクロック入力端子ＣＫに受けて、そのクロック
信号の立上りエッジにおけるデータ入力状態と同じ状態
のデータ衝突信号出力を出力端子Ｑから出力し、さらに
前段の出力端子Ｑは次段の入力端子Ｄに接続され、最終
段の出力端子Ｑはデータ衝突信号を出力する構成を備え
るものであることを特徴とする、通信網のデータ衝突検
出回路。 - 【請求項６】通信網においてマンチェスタコード方式で
コード化された受信データ信号のデータ衝突の検出方法
において、 マンチェスタコード方式でコード化された受信データ信
号を受信し、そのコード化されたデータ信号のビットセ
ルの中央においての転移を検出して転移時点から所定時
間の間存在するパルスを有する転移検出信号Ｚを形成す
る段階と；上記受信データ信号に同期して一定の周期を
有する受信クロック信号を遅延させて遅延クロック信号
を形成する段階と；受信データ信号の存在する場合の
み、遅延クロック信号の立上りエッジの瞬間に転移検出
信号Ｚのハイパルスがないことを見出すとデータ衝突が
発生したことと認識してデータ衝突信号を出力する段階
とを含むことを特徴とする、通信網のデータ衝突検出方
法。 - 【請求項７】請求項６記載の通信網のデータ衝突検出方
法において、データ転移検出信号を形成する段階が、 受信データ信号を所定時間の間遅延させて遅延データ信
号を形成し、 遅延データ信号と非遅延データ信号を論理処理し、これ
により、データ信号の転移時点から所定時間の間存在す
るパルスを有するデータ転移検出信号Ｚを論理回路を用
いて発生させるものであることを特徴とする、通信網の
データ衝突検出方法。 - 【請求項８】請求項６記載の通信網のデータ衝突検出方
法において、データ衝突信号を出力する段階は、 Ｄ形フリップフロップにおいて遅延クロック信号の立上
りエッジの瞬間に、データ入力にデータ転移検出信号Ｚ
のパルスが存在しない場合に、出力端子Ｑをロー状態に
変えてデータ衝突が発生したことと判断するものである
ことを特徴とする、通信網のデータ衝突検出方法。 - 【請求項９】請求項６記載の通信網のデータ衝突検出方
法において、データ衝突信号を出力する段階は、 出力から入力に次々に接続されたＤ形フリップフロップ
を用い、遅延クロック信号の立上りエッジの瞬間にデー
タ入力にデータ転移検出信号Ｚのパルスが存在しない場
合、第１のフリップフロップの出力Ｑがロー状態にな
り、第２のフリップフロップの出力Ｑが第２のクロック
でロー状態になり、そして第３のフリップフロップの出
力Ｑが第３のクロックでロー状態になることにより、上
記出力Ｑを上記三つのクロックパルスほど遅延させてデ
ータ衝突の発生を判断し；また、上記第３のクロックパ
ルスの立上りエッジの以前に受信データ信号が存在しな
い場合には、データ衝突の発生が認められないとするも
のであることを特徴とする、通信網のデータ衝突検出方
法。 - 【請求項１０】請求項６から請求項９の何れかに記載の
通信網のデータ衝突検出方法において、受信クロック信
号を遅延させる時間は受信データ信号を遅延させる時間
のほぼ１／２にすることを特徴とする、通信網のデータ
衝突検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-5120 | 1994-03-15 | ||
| KR1019940005120A KR970011839B1 (ko) | 1994-03-15 | 1994-03-15 | 근거리통신망의 데이타충돌 검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273809A true JPH07273809A (ja) | 1995-10-20 |
| JP2812665B2 JP2812665B2 (ja) | 1998-10-22 |
Family
ID=19378923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045529A Expired - Fee Related JP2812665B2 (ja) | 1994-03-15 | 1995-03-06 | 通信網のデータ衝突検出回路および検出方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5627828A (ja) |
| JP (1) | JP2812665B2 (ja) |
| KR (1) | KR970011839B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3937265B2 (ja) | 1997-09-29 | 2007-06-27 | エルピーダメモリ株式会社 | 半導体装置 |
| US6507585B1 (en) | 1998-05-27 | 2003-01-14 | 3Com Corporation | Multi-carrier LAN adapter device using frequency domain equalizer |
| US6704317B1 (en) | 1998-05-27 | 2004-03-09 | 3Com Corporation | Multi-carrier LAN modem server |
| US6891887B1 (en) | 1998-05-27 | 2005-05-10 | 3Com Corporation | Multi-carrier LAN adapter device using interpolative equalizer |
| US6377683B1 (en) | 1998-05-29 | 2002-04-23 | 3Com Corporation | Low complexity frequency domain echo canceller for DMT transceivers |
| US6603811B1 (en) | 1998-05-29 | 2003-08-05 | 3Com Corporation | Low complexity frequency domain equalizer having fast re-lock |
| DE60223649T2 (de) * | 2002-03-22 | 2008-10-30 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren und Vorrichtung zur Dekodierung Manchester-kodierter Signale |
| US7352771B2 (en) * | 2002-10-08 | 2008-04-01 | Colder Products Company | Data collision detection device and method |
| US9356854B2 (en) * | 2013-03-15 | 2016-05-31 | Echelon Corporation | Method and system of enhancing signal processing in a shared medium network |
| JP6586382B2 (ja) * | 2016-03-10 | 2019-10-02 | ルネサスエレクトロニクス株式会社 | 光源制御システム |
Family Cites Families (10)
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|---|---|---|---|---|
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| US4573045A (en) * | 1983-01-24 | 1986-02-25 | Intel Corporation | Collision detection method using CRC code |
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