JPH034623A

JPH034623A - 直列データ伝送システム

Info

Publication number: JPH034623A
Application number: JP13988989A
Authority: JP
Inventors: Tokunori Okuya; 奥谷　徳典; Yoshimi Tachibana; 立花　祥臣
Original assignee: NEC Corp; NEC Computertechno Ltd
Current assignee: NEC Corp; NEC Computertechno Ltd
Priority date: 1989-05-31
Filing date: 1989-05-31
Publication date: 1991-01-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、回路間、装置間あるいは送信端末装置と受信
端末装置間に形成される直列データ伝送システムに関す
るものである。

（従来の技術）従来、直列伝送路を介してデータ伝送を行う直列データ
伝送システムは、既設の電話線などを伝送路とするデー
タ通信システムなどに適用されてきている。最近では、
並列伝送システムの信号線の輻幀を回避する目的から、
室内の装置間あるいは装置内の回路間のデータ転送につ
いても直列データ伝送システムが採用されるようになっ
ている。

一般に、データ伝送システムでは、伝送路上の雑音など
によって発生する符号誤りに対処した誤り制御方式が必
要になる。この誤り制御方式として、最も簡易なパリテ
ィチェック方式が採用されることが多い。

従来、このような直列データ伝送システムにおけるパリ
ティチエ７タ方式は、所定ビット数の直列データを受信
するための受信レジスタを設置し、このレジスタに受信
された並列データに対してパリティチェックを行う方法
や、直列伝送路をＪＫフリップフロップのＪＫ大入力接
続し、データ′ｌ”が入力されるたびにＪＫフリップフ
ロップの状態値が反転することを利用してパリティビッ
ト受信直後の状態値から符号誤りの有無を判定する方法
などがある。

（発明が解決しようとする課題）上述した従来の直列データ伝送システムで採用されるパ
リティチェック方式では、直列伝送路に発生することの
ある“１″や“０”への縮退故障を検出できない場合が
ある。

すなわち、奇数ビットのデータに奇数チェック方式のパ
リティビットを付加する伝送システムでは、直列伝送路
に“１”縮退障害が発生すると偶数個の“ｌ”が受信さ
れるため、伝送誤りの検出が可能である。これに対して
、偶数ビットのデータに奇数チェック方式のパリティビ
ットを付加する直列伝送システムでは、直列伝送路に“
１”縮退障害が発生すると奇数個の“１”が受信される
ため、誤りの検出が不能になる。

このように、従来のパリティチェック方式では、データ
のビット数が奇数か偶数か、奇数チェック方式か偶数チ
ェック方式か、あるいは“ｌ”縮退か″０′縮退かなど
の組合せによっては、縮退故障に伴う伝送誤りを検出で
きない場合が生じるという問題がある。

（課題を解決するための手段）本発明に係わる直列データ伝送システムは、伝送対象の
直列データの所定ビット数ごとにパリティビットを付加
しつつ直列伝送路に送出する送信部と、この直列伝送路
から受信した直列データに対しパリティチェックを行う
パリティチェック回路を含む受信部と、パリティビット
を奇数チェック方式と偶数チェック方式のいずれに従っ
て付加し、またチェックするかを送信部と受信部の双方
に変更可能に指示する手段を備え、直列伝送路の“１゛
や“Ｏ”への縮退障害を容易に検出できるように構成さ
れている。

本発明の一実施例によれば、上記チェック方式指示手段
は、上記チェック方式を所定周期で又は無作為的に変更
する機能を備え、運用中に生じる直列伝送路の縮退障害
を迅速に検出できるように構成されている。

本発明の他の実施例によれば、上記パリティチェック回
路は、直列伝送路から受信した直列データをＪＫ入力端
子に受けて状態を変化させつつパリティビット受信直後
の状態をパリティチェック結果として出力するＪＫフリ
ップ・フロップを備え、簡易・安価な回路構成のもとパ
リティチェックを実現するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例）第１図は、本発明の一実施例に係わる直列データ伝送シ
ステムの構成を示すブロック図であり、１０は送信部、
２０は受信部、３０は直列伝送路である。

送信部１．０は、並列／直列変換回路１１、パリティビ
ット生成回路１２、チェック方式指示ビットの保持レジ
スタ１３及び送信バッファ１４を備えている。受信部２
０は、直列／並列変換回路２１、ＪＫフリップ・フロッ
プ２２、セレクタ２３、受信バッファ２４及びアンドゲ
ート２５を備えている。また、直列伝送路３０は、直列
データの伝送路３１及びモード指示ビットの伝送路３２
を備えている。

送信部１０では、伝送対象の所定ビット数の並列データ
が並列／直列変換回路１１とパリティビット生成回路１
２に供給される。パリティビット生成回路１２は、伝送
対象の並列データから奇数チェック方式と偶数チェック
方式の双方のパリティピントとを生成し、これらの一方
をチェック方式指示ビットの保持レジスタ１３の内容に
よって指示されているチェック方式に従って選択して並
列／直列変換回路Ｉｆに出力する。並列／直列変換回路
１１は、伝送対象の並列データをクロック信号ＣＫに同
期して直列データに変換し、これらの直列データの末尾
にパリティビット生成回路１２から供給されるパリティ
ビットを付加して出力する。これらの直列データは送信
バッファＩ４を介して直列伝送路３１上に送出される。

一方、受信部２０では、伝送路３１上を転送さてきた直
列データが受信バッファ２４を介して直列／並列変換回
路２１に供給されると共に、ＪＫフリンプ・フロップ２
２のＪ入力端子とに入力端子に供給される。ＪＫフリッ
プフロップ２２は、データ“ｌ”を受信すると状態値を
反転し、データ“０”を受信すると状態値を従前の値に
保つ。

ＪＫフリップフロップの初期値をＱ＝“Ｏ”、Ｑ＝“１
′とすれば、受信データとして′Ｉ″を奇数個受けると
Ｑ−“１”、Ｑ＝“０”と初期値に対する反転状態とな
り、受信データ“１”を偶数回受けると初期値と同一状
態のＱ＝“０“、Ｑ＝“１”となる。従って、このＪＫ
フリップフロップ２２は排他的論理和回路と同様にパリ
ティチェック回路として機能する。

セレクタ２３は、チェック方式指示ビットの保持レジス
タ１３から直列伝送路３２を介して送出されてくるチェ
ック方式指示ビットに従って、前段のＪＫフリンブ・フ
ロップ２２の非反転出力Ｑと反転出力Ｑの一方を選択し
て出力することにより、奇数チェック方式と偶数チェッ
ク方式のそれぞれに適合するパリティビットを出力する
。セレクタ２３の出力は、２人カアンドゲート２５の一
方の入力端子に供給される。この２人カアンドゲート２
５の他方の入力端子には、直列データの末尾に付加され
ているパリティビットの受信の直後にだけハイに立上る
チェックタイミング信号が入力端子２６から供給されて
いる。この結果、アンドゲート２５からは、パリティビ
ット受信直後のＪＫフリップ・フロップ２２の状態、す
なわちパリティチェック結果が出力され、出力端子２７
を経て図示しない誤り処理回路に供給される。

第２図に示すように、ＪＫフリフプフロツブ２２の初期
値が、直列データの受信開始前のクリア信号によってＱ
＝″０″、Ｑ−“１″になるものとする。また、転送デ
ータが４ビツトで、奇数チェック方式が採用されている
ものとする。第２図は、オール“ｌ”の４個のデータビ
ットとパリティピント“１”が送信部１０から送出され
、これが伝送誤りを受けないで受信された場合を例示し
ている。前述のとおり、ＪＫフリップフロップ２２は“
１″を受信すると状態値が反転するため、４個のデータ
ピントと１個のパリティビットの合計５個の“ｌ”の受
信後には、時間Ｔ、で示すようにＱ＝“ｌ”、Ｑ−“０
”となる。セレクタ２３はチェック方式指示信号に従い
、ＪＫフリップ・フロップ２２の反転出力Ｑを選択して
出力する。

これに伴い、チェックタイミングに同期して２人カアン
ドゲート２５から出力されるチェック結果は“０”とな
り、伝送誤りが発生していないことが示される。

しかしながら、上記条件のもとでは直列伝送路３１に“
１”への縮退故障が発生した場合にも、第２図に示した
タイムチャートと同一の結果となり、伝送誤りの検出が
不能となる。

一方、図示しない上位装置からの書込みによって保持レ
ジスタ１３内のチェック方式指示ビットを反転させるこ
とにより、パリティ方式を偶数パリティ方式に変更され
たものとする。これに伴い、受信部２０ではセレクタ２
３によってＪＫフリップフロンプの非反転出力Ｑが選択
される。この偶数チェック方式のもとで、オール“ｌ”
の４個のデータビットと“０”のパリティビットとが送
信部１０から送出された場合において伝送路誤りが発生
しなければ、ＪＫフリップ・フロップ２２の非反転出力
Ｑは、第２図の点線で示すように時間Ｔ、では“０”と
なり、伝送誤りは積出されない。

しかしながら、直列伝送路３１に“ｌ”への縮退故障が
発生した場合、ＪＫフリップ・フロップ２２の非反転出
力Ｑは“１”となり伝送誤りが検出される。

従って、この直列データ伝送システムを試験する際に、
モード指示ビットを反転させることによりデータ伝送路
の“１”への縮退故障がいずれか一方のモードで検出可
能となる。“０”への縮退故障についても同様である。

このパリティ方式のモードの反転を運用中に所定周期で
あるいは乱数の生成などによって無作為的な期間ごとに
行う構成とすれば、運用中の縮退故障に伴う伝送誤りが
迅速に検出できる。

以上、チェック方式指示ビットを受信部から送信部に直
列伝送路を介して送出する構成を例示した。しかしなが
ら、装置内の回路間の直列データ伝送システムなどでは
、上位装置から受信部と送出部のそれぞれにチェック方
式指示ビットを直接送出する構成とすることができる。

また、電話線などを利用する直列データ伝送システムな
どでは、データの直列伝送路を介してこのチェック方式
指示ビットを送信装置から受信装置に転送する構成とし
でもよい。

（発明の効果）以上詳細に説明したように、本発明の直列データ伝送シ
ステムは、パリティチェックに関して奇数チェック方式
とするか偶数チェック方式とするかを変更可能に指示す
る手段を備える構成であるから、チェック方式の変更に
より直列伝送路の“１”や“０”への縮退に伴う伝送誤
りの発生を容易に検出できるという効果がある。

特に、上記チェック方式の変更を運用中に周期的あるい
は無作為的に行うことにより、直列伝送路の′ｌ”や“
０”への縮退に伴う伝送誤りを迅速に検出できるという
効果が奏される。

また、ＪＫフリップフロップを利用してパリティチェッ
クを行う構成とすれば、回路構成が簡易・安価になると
いう利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の直列データ伝送システムの
構成を示すブロック図、第２図は第１図の動作を説明す
るためのタイムチャートである。ｌＯ・・・送信部、１１・・・並列／直列変換回路、　
　１．２・・・パリティビット生成回路、１３・・・チ
ェック方式指示ビットの保持レジスタ、４・・・送信バ
ッファ、２０・・・受信部、２１・・・直列／並列変換
回路、２２・・・ＪＫフリップ・フロップ、２３・・・
セレクタ、２６・・・チェックタイミング信号入力端子
、２７・・・パリティチェック結果の出力端子。

Claims

【特許請求の範囲】

（１）直列データ伝送路と、伝送対象の直列データの所定ビット数ごとにパリテイビ
ットを付加しつつこの直列伝送路に送出する送信部と、この直列伝送路から受信した直列データに対しパリテイ
チェックを行うパリテイチェック回路を含む受信部と、前記パリテイビットを奇数チェック方式と偶数チェック
方式のいずれに従って付加し、またチェックするかを前
記送信部と受信部の双方に変更可能に指示するチェック
方式指示手段とを備えたことを特徴とする直列データ伝
送システム。
（２）前記チェック方式指示手段は、前記チェック方式
を所定周期で又は無作為的に変更することを特徴とする
特許請求の範囲第１項記載の直列データ伝送方式。
（３）前記受信部のパリテイチェック回路は、前記直列
伝送路から受信した直列データをＪＫ入力端子に受けて
状態を変化させつつ前記パリテイビット受信直後の状態
をパリテイチェック結果として出力するＪＫフリップ・
フロップ回路を備えたことを特徴とする特許請求の範囲
第１項又は第２項記載の直列データ伝送システム。