JPH10164036A - シリアルデータ転送装置 - Google Patents
シリアルデータ転送装置Info
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- JPH10164036A JPH10164036A JP8319470A JP31947096A JPH10164036A JP H10164036 A JPH10164036 A JP H10164036A JP 8319470 A JP8319470 A JP 8319470A JP 31947096 A JP31947096 A JP 31947096A JP H10164036 A JPH10164036 A JP H10164036A
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- serial
- serial clock
- clock
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Abstract
(57)【要約】
【課題】 シリアルデータ転送時に、シリアルクロック
にノイズが重畳することによりデータ転送誤りが発生す
る。 【解決手段】 シリアルクロックＳ１のハイ期間とロウ
期間をカウントしてこれよりも短い期間を出力する制御
回路３と、この制御回路３の出力によりシリアルクロッ
クのハイ期間とロウ期間をマスクするマスク回路４を備
え、このマスク回路から出力されるマスクされたシリア
ルクロックＳ５を、シフトレジスタ１におけるシリアル
データの転送用のクロックとして用いる。マスクされた
シリアルクロックＳ５では、重畳されたノイズがマスク
によって解消されるため、データ誤りが防止される。
にノイズが重畳することによりデータ転送誤りが発生す
る。 【解決手段】 シリアルクロックＳ１のハイ期間とロウ
期間をカウントしてこれよりも短い期間を出力する制御
回路３と、この制御回路３の出力によりシリアルクロッ
クのハイ期間とロウ期間をマスクするマスク回路４を備
え、このマスク回路から出力されるマスクされたシリア
ルクロックＳ５を、シフトレジスタ１におけるシリアル
データの転送用のクロックとして用いる。マスクされた
シリアルクロックＳ５では、重畳されたノイズがマスク
によって解消されるため、データ誤りが防止される。
Description
【０００１】
【発明の属する技術分野】本発明はシリアルクロックに
同期してシリアルデータを転送するための装置に関し、
特にシリアルクロックに重畳されるノイズによるデータ
転送の誤動作を防止した転送装置に関する。
同期してシリアルデータを転送するための装置に関し、
特にシリアルクロックに重畳されるノイズによるデータ
転送の誤動作を防止した転送装置に関する。
【０００２】
【従来の技術】シリアルクロックに同期してシリアルに
てデータの転送を行う場合、シリアルクロックにノイズ
が重畳していると、このノイズがクロックタイミングと
して誤動作され、データの誤りを発生するとともに、シ
リアルクロックのカウントずれが発生してしまい、以後
正しくデータの転送ができなくなってしまう。従来、こ
のような問題を解決するシリアルデータ転送装置とし
て、特開平５−２５２２２２号公報に記載のシリアル送
受信回路がある。図５に、このシリアル送受信回路のブ
ロック図を示す。同図において、シリアルデータ送受信
回路は、シリアルデータをパラレルに変換するシフトレ
ジスタ４１と、シリアルクロック数をカウントするシリ
アルクロックカウンタ４２と、ＲＳフリップフロツプ４
３と、トリガ入力してから所定の時間後に初期化信号を
発生する初期化発生回路４５と、シリアルクロックをマ
スクするＡＮＤゲート４４と、ＯＲゲート４６より横成
されている。
てデータの転送を行う場合、シリアルクロックにノイズ
が重畳していると、このノイズがクロックタイミングと
して誤動作され、データの誤りを発生するとともに、シ
リアルクロックのカウントずれが発生してしまい、以後
正しくデータの転送ができなくなってしまう。従来、こ
のような問題を解決するシリアルデータ転送装置とし
て、特開平５−２５２２２２号公報に記載のシリアル送
受信回路がある。図５に、このシリアル送受信回路のブ
ロック図を示す。同図において、シリアルデータ送受信
回路は、シリアルデータをパラレルに変換するシフトレ
ジスタ４１と、シリアルクロック数をカウントするシリ
アルクロックカウンタ４２と、ＲＳフリップフロツプ４
３と、トリガ入力してから所定の時間後に初期化信号を
発生する初期化発生回路４５と、シリアルクロックをマ
スクするＡＮＤゲート４４と、ＯＲゲート４６より横成
されている。
【０００３】前記ＲＳフリップフロップ４３はシリアル
クロック入力のトリガ信号生成用であり、シリアル動作
開始信号によつてセットされ、シリアルクロックカウン
タ４２からのシリアル通信完了信号でリセットされる。
このトリガ信号はＡＮＤゲート４４に入力され、シリア
ルクロック入力とのＡＮＤ論理により、マスクされた出
力Ｓ１０を出力する。この出力Ｓ１０は、シフトレジス
タ４１のクロックに入力されシリアルデータをシフトさ
せると同時に、シリアルクロックカウンタ４２のクロッ
クに入力されクロック数がカウントされる。それと共
に、初期化発生回路４５に入力され、シリアルクロック
の周期より長い時間経過後に初期化信号Ｓ１１が発生さ
れる。この所期化信号Ｓ１１は、ＯＲゲート４６を介し
てシリアルクロックカウンタ４２のクリア入力に接続さ
れ、イニシヤライズされる。
クロック入力のトリガ信号生成用であり、シリアル動作
開始信号によつてセットされ、シリアルクロックカウン
タ４２からのシリアル通信完了信号でリセットされる。
このトリガ信号はＡＮＤゲート４４に入力され、シリア
ルクロック入力とのＡＮＤ論理により、マスクされた出
力Ｓ１０を出力する。この出力Ｓ１０は、シフトレジス
タ４１のクロックに入力されシリアルデータをシフトさ
せると同時に、シリアルクロックカウンタ４２のクロッ
クに入力されクロック数がカウントされる。それと共
に、初期化発生回路４５に入力され、シリアルクロック
の周期より長い時間経過後に初期化信号Ｓ１１が発生さ
れる。この所期化信号Ｓ１１は、ＯＲゲート４６を介し
てシリアルクロックカウンタ４２のクリア入力に接続さ
れ、イニシヤライズされる。
【０００４】このシリアル送受信回路において、シリア
ルクロックにノイズが重畳したときのタイミングチヤー
トを図６に示す。同図において、シリアルクロックの第
２周期と第３周期の間にノイズが重畳されると、シリア
ルクロックカウンタ４２のカウント値が“２”以降１ず
つずれてしまう。そして、シリアルデータの転送完了時
の第８周期時には、本来“０”のところが“１”になっ
てしまう。しかし、この例の場合には、シリアル転送の
完了により、その後シリアルクロックがしばらく出力さ
れないため、初期信号発生回路４５より信号Ｓｌｌがハ
イレベルとなり、シリアルクロックカウンタ４２がクリ
アされる。このため、次回の転送時には、シリアルクロ
ックのずれが発生しなくなり、正しくデータの転送を行
うことは可能である。
ルクロックにノイズが重畳したときのタイミングチヤー
トを図６に示す。同図において、シリアルクロックの第
２周期と第３周期の間にノイズが重畳されると、シリア
ルクロックカウンタ４２のカウント値が“２”以降１ず
つずれてしまう。そして、シリアルデータの転送完了時
の第８周期時には、本来“０”のところが“１”になっ
てしまう。しかし、この例の場合には、シリアル転送の
完了により、その後シリアルクロックがしばらく出力さ
れないため、初期信号発生回路４５より信号Ｓｌｌがハ
イレベルとなり、シリアルクロックカウンタ４２がクリ
アされる。このため、次回の転送時には、シリアルクロ
ックのずれが発生しなくなり、正しくデータの転送を行
うことは可能である。
【０００５】
【発明が解決しようとする課題】この従来のシリアルデ
ータ送受信回路では、シリアル転送完了後のタイミング
余裕によって次回のシリアルクロックのずれに伴う修正
が行われるが、シリアル転送中にシリアルクロックずれ
が発生したときの転送データについては、誤りを訂正す
ることはできない。したがって、シリアル転送がこれを
解決するためには、一般的には、同一データを繰り返し
て２度転送するとか、エラー訂正ビットを付加すること
が考えられるが、これではデータの転送量が多くなって
しまい、転送効率が悪くなってしまう。
ータ送受信回路では、シリアル転送完了後のタイミング
余裕によって次回のシリアルクロックのずれに伴う修正
が行われるが、シリアル転送中にシリアルクロックずれ
が発生したときの転送データについては、誤りを訂正す
ることはできない。したがって、シリアル転送がこれを
解決するためには、一般的には、同一データを繰り返し
て２度転送するとか、エラー訂正ビットを付加すること
が考えられるが、これではデータの転送量が多くなって
しまい、転送効率が悪くなってしまう。
【０００６】本発明のシリアルデータ転送装置は、デー
タの転送効率を悪化させることなく、前記した問題を解
決することを目的としている。
タの転送効率を悪化させることなく、前記した問題を解
決することを目的としている。
【０００７】
【課題を解決するための手段】本発明のシリアルデータ
転送装置は、シリアルクロックのハイ期間よりも所定の
期間短い期間だけシリアルクロックのハイ期間をマスク
する手段と、シリアルクロックのロウ期間よりも所定の
期間短い期間だけシリアルクロックのロウ期間をマスク
する手段とを備え、これらのマスク手段から出力される
シリアルクロックを前記シリアルデータの転送用のクロ
ックとして用いることを特徴とする。ここで、ハイ期間
とロウ期間のマスクを行う手段を制御するために、シリ
アルクロックの変化に応じて、シリアルクロックのハイ
期間とロウ期間とを計測し、この計測結果をシリアルク
ロックのハイ期間とロウ期間とをそれぞれマスクする期
間の基準とする信号を生成する手段を備えている。
転送装置は、シリアルクロックのハイ期間よりも所定の
期間短い期間だけシリアルクロックのハイ期間をマスク
する手段と、シリアルクロックのロウ期間よりも所定の
期間短い期間だけシリアルクロックのロウ期間をマスク
する手段とを備え、これらのマスク手段から出力される
シリアルクロックを前記シリアルデータの転送用のクロ
ックとして用いることを特徴とする。ここで、ハイ期間
とロウ期間のマスクを行う手段を制御するために、シリ
アルクロックの変化に応じて、シリアルクロックのハイ
期間とロウ期間とを計測し、この計測結果をシリアルク
ロックのハイ期間とロウ期間とをそれぞれマスクする期
間の基準とする信号を生成する手段を備えている。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のシリアル転送装置の
第１の実施形態の構成を示すブロック図である。同図に
示すように、このシリアル転送装置は、シリアルデータ
が入力されてクロックに入力されるクロックのタイミン
グでシリアルデータを出力するシフトレジスタ１と、前
記シリアルクロックをカウントするシリアルクロックカ
ウンタ２と、詳細を後述する制御回路３と、シリアルク
ロックと前記制御回路３の出力によりクロックをマスク
するためのマスク回路４と、シリアル動作の開始信号と
完了信号とでそれぞれセット、リセットされるＲＳフリ
ップフロップ５と、シリアル開始信号と前記制御回路３
の出力を入力とし、前記シリアルクロックカウンタ２の
クリアに出力するＯＲゲート６より構成されている。
参照して説明する。図１は本発明のシリアル転送装置の
第１の実施形態の構成を示すブロック図である。同図に
示すように、このシリアル転送装置は、シリアルデータ
が入力されてクロックに入力されるクロックのタイミン
グでシリアルデータを出力するシフトレジスタ１と、前
記シリアルクロックをカウントするシリアルクロックカ
ウンタ２と、詳細を後述する制御回路３と、シリアルク
ロックと前記制御回路３の出力によりクロックをマスク
するためのマスク回路４と、シリアル動作の開始信号と
完了信号とでそれぞれセット、リセットされるＲＳフリ
ップフロップ５と、シリアル開始信号と前記制御回路３
の出力を入力とし、前記シリアルクロックカウンタ２の
クリアに出力するＯＲゲート６より構成されている。
【０００９】前記制御回路３は、前記マスク回路４から
出力されるマスクされたシリアルクロック（以下、マス
クシリアルクロック）と前記ＲＳフリップフロップ５の
出力を入力とするＯＲゲート１４の出力をクリア信号と
したカウンタ１０と、同様に前記マスクシリアルクロッ
クを反転するインバータゲート１５の出力と前記ＲＳフ
リップフロップ５の出力を入力とするＯＲゲート１６を
クリア信号としたカウンタ１２と、図外の周期出力手段
からのシリアルクロックのハイ期間とロウ期間の入力に
基づいて前記各カウンタ１０，１２のカウント出力をデ
コードするデコーダ１１，１３と、前記デコーダ１１，
１３の出力が入力されて前記ＯＲゲート６の一方に出力
するＯＲゲート１８と、デコーダ１３の一方の出力信号
を反転して前記マスク回路４に出力するインバータゲー
ト１７より構成されている。また、前記マスク回路４
は、シリアルクロックと前記デコーダ１１の出力が入力
される２入力のＡＮＤゲート７と、このＡＮＤゲート７
の出力と前記ＲＳフリップフロップ５の出力と前記デコ
ーダ１３からの反転出力が入力されて前記制御回路３に
マスクシリアルクロックを出力する３入力のＯＲゲート
８より構成されている。
出力されるマスクされたシリアルクロック（以下、マス
クシリアルクロック）と前記ＲＳフリップフロップ５の
出力を入力とするＯＲゲート１４の出力をクリア信号と
したカウンタ１０と、同様に前記マスクシリアルクロッ
クを反転するインバータゲート１５の出力と前記ＲＳフ
リップフロップ５の出力を入力とするＯＲゲート１６を
クリア信号としたカウンタ１２と、図外の周期出力手段
からのシリアルクロックのハイ期間とロウ期間の入力に
基づいて前記各カウンタ１０，１２のカウント出力をデ
コードするデコーダ１１，１３と、前記デコーダ１１，
１３の出力が入力されて前記ＯＲゲート６の一方に出力
するＯＲゲート１８と、デコーダ１３の一方の出力信号
を反転して前記マスク回路４に出力するインバータゲー
ト１７より構成されている。また、前記マスク回路４
は、シリアルクロックと前記デコーダ１１の出力が入力
される２入力のＡＮＤゲート７と、このＡＮＤゲート７
の出力と前記ＲＳフリップフロップ５の出力と前記デコ
ーダ１３からの反転出力が入力されて前記制御回路３に
マスクシリアルクロックを出力する３入力のＯＲゲート
８より構成されている。
【００１０】この回路において、シリアルクロックにノ
イズが重畳された場合の動作を図２のタイミングチャー
トに示す。ＲＳフリップフロツプ５は、従来と同様にシ
リアルクロックのトリガ信号生成用として用いられ、シ
リアル動作開始信号によってセットされ、シリアルクロ
ックカウンタ２からのシリアル通信完了信号でリセット
される。その出力であるトリガ信号Ｓ６は、ＯＲゲート
８と制御回路３に入力される。マスク回路４は、先のト
リガ信号Ｓ６と、制御回路３から出力される信号Ｓ３と
Ｓ４を入力し、信号Ｓ３のロウ期間にはロウレベルで、
信号Ｓ４またはＳ６のハイ期間にはハイレベルで、それ
ぞれシリアルクロックＳ１をマスクし、マスクシリアル
クロックＳ５を出力する。このマスクシリアルクロック
Ｓ５は、従来と同様にシフトレジスタ１のクロックに入
力されシリアルデータをシフトさせると同時に、シリア
ルクロックカウンタ２のクロックに入力されクロック数
がカウントされ、かつこれと共に、制御回路３に入力さ
れる。
イズが重畳された場合の動作を図２のタイミングチャー
トに示す。ＲＳフリップフロツプ５は、従来と同様にシ
リアルクロックのトリガ信号生成用として用いられ、シ
リアル動作開始信号によってセットされ、シリアルクロ
ックカウンタ２からのシリアル通信完了信号でリセット
される。その出力であるトリガ信号Ｓ６は、ＯＲゲート
８と制御回路３に入力される。マスク回路４は、先のト
リガ信号Ｓ６と、制御回路３から出力される信号Ｓ３と
Ｓ４を入力し、信号Ｓ３のロウ期間にはロウレベルで、
信号Ｓ４またはＳ６のハイ期間にはハイレベルで、それ
ぞれシリアルクロックＳ１をマスクし、マスクシリアル
クロックＳ５を出力する。このマスクシリアルクロック
Ｓ５は、従来と同様にシフトレジスタ１のクロックに入
力されシリアルデータをシフトさせると同時に、シリア
ルクロックカウンタ２のクロックに入力されクロック数
がカウントされ、かつこれと共に、制御回路３に入力さ
れる。
【００１１】制御回路３は、シリアルクロックＳ１をマ
スクする信号Ｓ３，Ｓ４と、シリアルクロックカウンタ
２をリセットする信号Ｓ２を生成しており、カウンタ１
０は、ＯＲゲート１４を介してマスクシリアルクロック
Ｓ５がハイ期間はクリアされ、ロウになるとその期間を
カウントする。そのカウント値はデコーダ１１に入力さ
れ、カウント値が“０”よりカウントし始めると、Ｓ３
をハイからロウにし、ロウ期間に入力からのシリアルク
ロックのロウ期間（ＴＬ）よりも所定の期間小さいＴＬ
ｌ期間に到達すると、Ｓ３をロウからハイに戻す。した
がって、マスク回路４を介してシリアルクロックが立ち
下がってから、ＴＬ１期間はロウにマスクされる。同様
に、カウンタ１２はＳ５のハイ期間をカウントし、デコ
ーダ１３、マスク回路４を介して、シリアルクロックが
立ち上がってから、シリアルクロックのハイ期間（Ｔ
Ｈ）よりも所定の期間短いＴＨｌ期間はハイにマスクさ
れる。さらに、カウンタ１０，１２がそれぞれＴＬ，Ｔ
Ｈよりも所定の期間長いＴＬ２，ＴＨ２を越えると、各
デコーダ１１，１３の出力信号Ｓ７，Ｓ８信号がハイと
なり、ＯＲゲート１８および６を介してシリアルクロッ
クカウンタ２がクリアされる。
スクする信号Ｓ３，Ｓ４と、シリアルクロックカウンタ
２をリセットする信号Ｓ２を生成しており、カウンタ１
０は、ＯＲゲート１４を介してマスクシリアルクロック
Ｓ５がハイ期間はクリアされ、ロウになるとその期間を
カウントする。そのカウント値はデコーダ１１に入力さ
れ、カウント値が“０”よりカウントし始めると、Ｓ３
をハイからロウにし、ロウ期間に入力からのシリアルク
ロックのロウ期間（ＴＬ）よりも所定の期間小さいＴＬ
ｌ期間に到達すると、Ｓ３をロウからハイに戻す。した
がって、マスク回路４を介してシリアルクロックが立ち
下がってから、ＴＬ１期間はロウにマスクされる。同様
に、カウンタ１２はＳ５のハイ期間をカウントし、デコ
ーダ１３、マスク回路４を介して、シリアルクロックが
立ち上がってから、シリアルクロックのハイ期間（Ｔ
Ｈ）よりも所定の期間短いＴＨｌ期間はハイにマスクさ
れる。さらに、カウンタ１０，１２がそれぞれＴＬ，Ｔ
Ｈよりも所定の期間長いＴＬ２，ＴＨ２を越えると、各
デコーダ１１，１３の出力信号Ｓ７，Ｓ８信号がハイと
なり、ＯＲゲート１８および６を介してシリアルクロッ
クカウンタ２がクリアされる。
【００１２】したがって、今、図２のように、シリアル
クロックＳ１の第２周期目と第３周期目の間にノイズが
重畳されている場合に、この期間では信号Ｓ４がハイで
シリアルクロックＳ１をハイにマスクしているため、マ
スク回路４から出力されるマスクシリアルクロックＳ５
にはノイズが乗っていない状態とされている。また、シ
リアルクロックの第８周期後にもノイズが重畳している
が、Ｓ５の立ち上がり後ＴＨ２期間経過後に信号Ｓ２が
ハイとなり、シリアルクロックカウンタ２をクリアする
ため、次回以降のシリアル転送においてはクロックずれ
を生じない。なお、図示は省略するが、シリアルクロッ
クＳ１がロウのときにノイズが重畳された場合でも、同
様にしてマスクシリアルクロックＳ５はノイズが乗って
いない状態とされる。
クロックＳ１の第２周期目と第３周期目の間にノイズが
重畳されている場合に、この期間では信号Ｓ４がハイで
シリアルクロックＳ１をハイにマスクしているため、マ
スク回路４から出力されるマスクシリアルクロックＳ５
にはノイズが乗っていない状態とされている。また、シ
リアルクロックの第８周期後にもノイズが重畳している
が、Ｓ５の立ち上がり後ＴＨ２期間経過後に信号Ｓ２が
ハイとなり、シリアルクロックカウンタ２をクリアする
ため、次回以降のシリアル転送においてはクロックずれ
を生じない。なお、図示は省略するが、シリアルクロッ
クＳ１がロウのときにノイズが重畳された場合でも、同
様にしてマスクシリアルクロックＳ５はノイズが乗って
いない状態とされる。
【００１３】図３は本発明の第２の実施形態のブロック
図であり、図１と同一部分には同一符号を付してある。
通常シリアルクロックの周期は、シリアルクロックを出
力するデータ送信側によって変化する可能性があり、Ｔ
Ｌ，ＴＨは一律ではない。そこで、この第２の実施形態
では、これらの期間を自動的に生成する回路を含んでい
る。すなわち、このシリアルデータ転送装置には、図１
の構成に加えて新たに、シリアルクロックＳ１とシリア
ルクロック周期計測開始信号を入力し、シリアルクロッ
クのロウ期間、ハイ期間をそれぞれ出力するロウ期間出
力回路２０と、ハイ期間出力回路３０を含んでいる。
図であり、図１と同一部分には同一符号を付してある。
通常シリアルクロックの周期は、シリアルクロックを出
力するデータ送信側によって変化する可能性があり、Ｔ
Ｌ，ＴＨは一律ではない。そこで、この第２の実施形態
では、これらの期間を自動的に生成する回路を含んでい
る。すなわち、このシリアルデータ転送装置には、図１
の構成に加えて新たに、シリアルクロックＳ１とシリア
ルクロック周期計測開始信号を入力し、シリアルクロッ
クのロウ期間、ハイ期間をそれぞれ出力するロウ期間出
力回路２０と、ハイ期間出力回路３０を含んでいる。
【００１４】前記ロウ期間出力回路２０は、シリアルク
ロックＳ１を反転するインバータゲート２１と、前記シ
リアルクロックＳ１の反転信号と非反転信号を入力と
し、前記シリアルクロック周期計測開始信号をリセット
とする縦続接続されたＤフリップフロツプ２２，２３
と、各Ｄフリップフロップ２２，２３の出力と反転出力
を入力とするＡＮＤゲート２４と、このＡＮＤゲート２
４の出力を入力とし前記シリアルクロック周期計測開始
信号をクリアとするカウンタ２５と、このカウンタ２５
の出力を入力とし前記ＡＮＤゲート２４の出力をクロッ
クとするＤフリップフロップ２６とで構成されている。
同じく、ハイ期間出力回路３０は、シリアルクロックＳ
１を反転するインバータゲート３１と、前記シリアルク
ロックＳ１の非反転信号と反転信号を入力とし、前記シ
リアルクロック周期計測開始信号をリセットとする縦続
接続されたＤフリップフロツプ３２，３３と、各Ｄフリ
ップフロップ３２，３３の出力と反転出力を入力とする
ＡＮＤゲート３４と、このアンドゲート３４の出力を入
力とし前記シリアルクロック周期計測開始信号をクリア
とするカウンタ３５と、このカウンタ３５の出力を入力
とし前記ＡＮＤゲート３４の出力をクロックとするＤフ
リップフロップ３６とで構成されている。
ロックＳ１を反転するインバータゲート２１と、前記シ
リアルクロックＳ１の反転信号と非反転信号を入力と
し、前記シリアルクロック周期計測開始信号をリセット
とする縦続接続されたＤフリップフロツプ２２，２３
と、各Ｄフリップフロップ２２，２３の出力と反転出力
を入力とするＡＮＤゲート２４と、このＡＮＤゲート２
４の出力を入力とし前記シリアルクロック周期計測開始
信号をクリアとするカウンタ２５と、このカウンタ２５
の出力を入力とし前記ＡＮＤゲート２４の出力をクロッ
クとするＤフリップフロップ２６とで構成されている。
同じく、ハイ期間出力回路３０は、シリアルクロックＳ
１を反転するインバータゲート３１と、前記シリアルク
ロックＳ１の非反転信号と反転信号を入力とし、前記シ
リアルクロック周期計測開始信号をリセットとする縦続
接続されたＤフリップフロツプ３２，３３と、各Ｄフリ
ップフロップ３２，３３の出力と反転出力を入力とする
ＡＮＤゲート３４と、このアンドゲート３４の出力を入
力とし前記シリアルクロック周期計測開始信号をクリア
とするカウンタ３５と、このカウンタ３５の出力を入力
とし前記ＡＮＤゲート３４の出力をクロックとするＤフ
リップフロップ３６とで構成されている。
【００１５】図４は、ロウ期間出力回路２０のタイミン
グチャートである。シリアルクロック周期計測開始信号
にパルスが出力されると、Ｄフリップフロップ２２，２
３及び、カウンタ２５がイニシャライズされる。その
後、Ｓｌが立ち下がると、Ｄフリップフロツプ２２のＱ
出力が“１”となり、ＡＮＤゲート２４の出力が“１”
となるため、カウンタ２５がカウントを始める。そし
て、Ｓｌが立ち上がると、Ｄフリップフロツプ２３の反
転出力が“０”となり、ＡＮＤゲート２４の出力が立ち
下がるため、カウンタ２５のカウントが終了すると共
に、そのときのカウント値をＤフリップフロップ２６が
取り込む。これが、シリアルクロックのロウ期間（Ｔ
Ｌ）となる。同様にして、ハイ期間出力回路では、Ｄフ
リップフロツプ３６がシリアルクロックのハイ期間（Ｔ
Ｈ）を出力する。このようにして、データを転送中に、
シリアルクロックの周期を計測し、その値に応じて、シ
リアルクロックのマスク、及び、シリアル転送の初期化
を行うことができる。
グチャートである。シリアルクロック周期計測開始信号
にパルスが出力されると、Ｄフリップフロップ２２，２
３及び、カウンタ２５がイニシャライズされる。その
後、Ｓｌが立ち下がると、Ｄフリップフロツプ２２のＱ
出力が“１”となり、ＡＮＤゲート２４の出力が“１”
となるため、カウンタ２５がカウントを始める。そし
て、Ｓｌが立ち上がると、Ｄフリップフロツプ２３の反
転出力が“０”となり、ＡＮＤゲート２４の出力が立ち
下がるため、カウンタ２５のカウントが終了すると共
に、そのときのカウント値をＤフリップフロップ２６が
取り込む。これが、シリアルクロックのロウ期間（Ｔ
Ｌ）となる。同様にして、ハイ期間出力回路では、Ｄフ
リップフロツプ３６がシリアルクロックのハイ期間（Ｔ
Ｈ）を出力する。このようにして、データを転送中に、
シリアルクロックの周期を計測し、その値に応じて、シ
リアルクロックのマスク、及び、シリアル転送の初期化
を行うことができる。
【００１６】
【発明の効果】以上説明したように本発明は、シリアル
クロックのハイ期間よりも所定の期間短い期間だけシリ
アルクロックのハイ期間をマスクする手段と、シリアル
クロックのロウ期間よりも所定の期間短い期間だけシリ
アルクロックのロウ期間をマスクする手段とを備えてお
りシリアルクロックの本来のハイレベル、ロウレベルよ
り短い期間、シリアルクロックをマスクすることによ
り、ノイズの重畳に伴う誤動作を防止することができ
る。これにより、シリアル転送中にシリアルクロックず
れが発生したときの転送データについての誤りを訂正す
ることが可能となり、シリアルデータ転送の効率を高め
ることが可能となる。また、仮にノイズが重畳された場
合でも、シリアルクロックの本来のハイレベル、ロウレ
ベルより長い期間、シリアルクロックの入力がなかった
場合に、シリアルクロックカウンタをリセットすること
により、次回のシリアル転送時には、シリアルクロック
ずれを防止することができる。さらに、シリアルデータ
転送中にハイレベル、ロウレベル期間一を検出すること
によって、データ送信側によってシリアルクロックの周
期が変わっても、対応することが可能となる。
クロックのハイ期間よりも所定の期間短い期間だけシリ
アルクロックのハイ期間をマスクする手段と、シリアル
クロックのロウ期間よりも所定の期間短い期間だけシリ
アルクロックのロウ期間をマスクする手段とを備えてお
りシリアルクロックの本来のハイレベル、ロウレベルよ
り短い期間、シリアルクロックをマスクすることによ
り、ノイズの重畳に伴う誤動作を防止することができ
る。これにより、シリアル転送中にシリアルクロックず
れが発生したときの転送データについての誤りを訂正す
ることが可能となり、シリアルデータ転送の効率を高め
ることが可能となる。また、仮にノイズが重畳された場
合でも、シリアルクロックの本来のハイレベル、ロウレ
ベルより長い期間、シリアルクロックの入力がなかった
場合に、シリアルクロックカウンタをリセットすること
により、次回のシリアル転送時には、シリアルクロック
ずれを防止することができる。さらに、シリアルデータ
転送中にハイレベル、ロウレベル期間一を検出すること
によって、データ送信側によってシリアルクロックの周
期が変わっても、対応することが可能となる。
【図１】本発明のシリアルデータ転送装置の第１の実施
形態のブロック図である。
形態のブロック図である。
【図２】図１のシリアルデータ転送装置におけるノイズ
重畳時のタイミングチヤートである。
重畳時のタイミングチヤートである。
【図３】本発明のシリアルデータ転送装置の第２の実施
形態のブロック図である。
形態のブロック図である。
【図４】図３の転送装置におけるロウ期間出力回路のタ
イミングチャートである。
イミングチャートである。
【図５】従来のシリアルデータ送受信回路のブロック図
である。
である。
【図６】図５のシリアルデータ送受信回路におけるノイ
ズ重畳時のタイミングチャートである。
ズ重畳時のタイミングチャートである。
１ シフトレジスタ ２ シリアルクロックカウンタ ３ 制御回路 ４ マスク回路 ５ ＲＳフリップフロップ回路 ６ ＯＲゲート ７ ＡＮＤゲート ８ ＯＲゲート １０ カウンタ １１ デコーダ １２ カウンタ １３ デコーダ １４ ＯＲゲート １５ インバータゲート １６ ＯＲゲート １７ インバータゲート １８ ＯＲゲート ２０ ロウ期間出力回路 ３０ ハイ期間出力回路
Claims (5)
- 【請求項１】 シリアルクロックに基づいてシリアルデ
ータの転送を行う転送装置において、前記シリアルクロ
ックのハイ期間よりも所定の期間短い期間だけシリアル
クロックのハイ期間をマスクする手段と、シリアルクロ
ックのロウ期間よりも所定の期間短い期間だけシリアル
クロックのロウ期間をマスクする手段とを備え、これら
のマスク手段から出力されるシリアルクロックを前記シ
リアルデータの転送用のクロックとして用いることを特
徴とするシリアルデータ転送装置。 - 【請求項２】 シリアルクロックの変化に応じて、シリ
アルクロックのハイ期間とロウ期間とを計測し、この計
測結果をシリアルクロックのハイ期間とロウ期間とをそ
れぞれマスクする期間の基準とする信号を生成する手段
を備える請求項２のシリアルデータ転送装置。 - 【請求項３】 転送するシリアルデータを格納するシフ
トレジスタと、シリアルクロック数をカウントするシリ
アルクロックカウンタと、前記シリアルクロックのハイ
期間とロウ期間をそれぞれの期間よりも短い期間だけマ
スクするマスク回路と、前記マスク回路の出力と、前記
シリアルクロックのハイ期間とロウ期間の期間情報に基
づいて前記シリアルクロックのハイ期間とロウ期間を計
測し、かつこれらハイ期間とロウ期間よりも短い期間を
前記マスク回路に出力する制御回路とを備えることを特
徴とするシリアルデータ転送装置。 - 【請求項４】 制御回路は、前記マスク回路の出力のハ
イ期間とロウ期間をそれぞれ計測するカウンタと、前記
各カウンタの出力を入力されるシリアルクロックのハイ
期間とロウ期間の情報に基づいてこれらの期間よりも短
い期間をデコードするデコーダを有する請求項３のシリ
アルデータ転送装置。 - 【請求項５】 シリアルクロックの周期計測を開始する
開始信号と、前記開始信号によりシリアルクロックのハ
イ期間とロウ期間を計測する第２のカウンタと、前記第
２のカウンタの出力を格納する手段を有し、シリアルデ
ータ転送時に、シリアルクロックの周期情報を出力する
手段を有する請求項３または４のシリアルデータ転送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8319470A JPH10164036A (ja) | 1996-11-29 | 1996-11-29 | シリアルデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8319470A JPH10164036A (ja) | 1996-11-29 | 1996-11-29 | シリアルデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10164036A true JPH10164036A (ja) | 1998-06-19 |
Family
ID=18110567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8319470A Pending JPH10164036A (ja) | 1996-11-29 | 1996-11-29 | シリアルデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10164036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010171741A (ja) * | 2009-01-22 | 2010-08-05 | Sharp Corp | 情報処理装置 |
-
1996
- 1996-11-29 JP JP8319470A patent/JPH10164036A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010171741A (ja) * | 2009-01-22 | 2010-08-05 | Sharp Corp | 情報処理装置 |
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