JP2001127728A - 受信回路 - Google Patents
受信回路Info
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- JP2001127728A JP2001127728A JP30902699A JP30902699A JP2001127728A JP 2001127728 A JP2001127728 A JP 2001127728A JP 30902699 A JP30902699 A JP 30902699A JP 30902699 A JP30902699 A JP 30902699A JP 2001127728 A JP2001127728 A JP 2001127728A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Abstract
きる受信回路を提供することを目的とする。 【解決手段】 先に受信した、連続した疑似ランダムパ
ターンの一部を有するバースト信号から同期パターンを
検出したことを指示する指示信号DET1に応じて計数
値がリセット可能なカウンタとして動作するパルス発生
回路201を設けて、パルス発生回路201は、続いて
受信する疑似ランダムパターンの連続した一部を有する
バースト信号の同期パターンが検出されるべきタイミン
グまで計数すると、指示信号DET1と同様なカウント
アップ信号COを出力するようにした。
Description
e Division Multiple Acces
s:時分割多元接続)方式等を用いた無線装置における
受信回路に関するものである。
となるフレームが定められ、このフレーム内で割り当て
られた一定時間幅(主にタイムスロットと称される)を
用いて無線信号の送受信を行なっている。
で使用することができるため、通信を行なう各局は共通
の時間基準を持ち、送信された無線信号には各局にて時
間基準とするための情報として、同期パターン(ユニー
クワードとも称される)を持たせることにより、無線回
線上で重ならないようにタイミング制御を可能としてい
る。
信すべきディジタルデータを変調し、この変調されたデ
ータと同期パターンを含めた、所定のフォーマットのバ
ースト信号を、無線信号として送信する。受信側(例え
ば、移動局)は、受信した無線信号を復調し、復調され
たデータ(以下、復調データと称する)から同期パター
ンを検出する。同期パターンが検出できた場合には、こ
れを時間基準として、復調データを格納及び出力すべき
クロック信号に基づいて格納するようにしている。同期
パターンが検出されることで、復調データのどの位置か
らが所望のデータであるかを判断できるようになってい
る。
ピュータや上位回路に出力され、目的に基づいて所望の
処理が施される。
は、先に受信し、格納しているデータ、あるいは全ての
ビットが論理‘0’あるいは論理‘1’に固定されたデ
ータが、外部のマイクロコンピュータや上位回路に出力
される。
ット誤り率特性を測定することがある。ビット誤り率特
性とは、無線信号とノイズとの比をパラメータとして、
受信し、復調した復調データがどの程度誤るかを測定す
ることにより得られるものである。ビット誤り率特性を
測定することで、送受信を行なう2局間でのディジタル
伝送の品質を判定することができる。
側、例えば試験信号発生装置が送信するバースト信号に
おいて、変調されたデータとして、疑似ランダムパター
ンと称される、所定の法則に基づいた疑似ランダムパタ
ーンからなる変調データを同期パターンとともに送信す
る。
たバースト信号を受信し、復調する。受信側の受信回路
では、復調データから同期パターンを検出し、同期パタ
ーンが検出できた場合には、復調データから疑似ランダ
ムパターンに相当するデータを格納することができる。
この格納されたデータは、例えば、試験装置等に出力さ
れ、試験装置は、格納されたデータが、送信時に疑似ラ
ンダムパターンを発生させるのに用いられた法則に基づ
いているかどうかをビット単位で確認する。受信したデ
ータのうち、送信時に疑似ランダムパターンを発生させ
るのに用いられた法則に基づいていないビットについて
は誤りとしてカウントされる。このカウント数によって
ビット誤り率特性が測定される。
パターンを、連続した複数のフレームに渡って、各フレ
ームにおける所定のバースト信号にて分割して送信して
いる。このため、受信回路が、送信されたバースト信号
の復調データから同期パターンを検出できなかった場
合、そのバースト信号においては復調データから疑似ラ
ンダムパターンに相当するデータが抽出できない。この
ため、同期パターンを検出できなかったバースト信号に
対しては、確率的に約50%の誤りとなってしまうこと
となる。この結果、正確なビット誤り率特性を測定する
ことができないこととなる。
率特性の測定をより正確に実行できる受信回路を提供す
ることを目的とするものである。
の影響、受信回路を構成する構成要素の増加、消費電力
の増加のそれぞれを極力低減して上記目的を実現する受
信回路を提供することを目的とするものである。
に、本発明にて講じた手段は、受信信号を復調し、復調
された復調データから同期パターンを検出することによ
り、この検出された同期パターンに応答して、復調デー
タに含まれる所望のデータの格納及び出力を制御する受
信回路において、受信信号を復調し、復調データを出力
する復調回路と、復調データに含まれる同期パターンを
検出し、検出結果を指示する指示信号を出力する検出回
路と、指示信号を受信し、この指示信号を受信してから
所定時間経過毎にパルス信号を出力可能なパルス発生回
路と、指示信号とパルス信号との少なくともいずれか一
方に応じた制御信号を出力する制御回路と、制御信号に
応答して、復調データに含まれる所望のデータを格納及
び出力するためのクロック信号を発生するクロック発生
回路と、を有するようにしている。
て、パルス発生回路から出力されるパルス信号の発生の
伝達を制御するようにしてもよい。
に図面を用いて詳細に説明する。図1は、本発明の第1
の実施の形態における受信回路の回路図である。なお、
本発明においては、受信回路が、移動局側の無線装置に
内蔵されるものとして説明するが、これに限らず、基地
局側の装置に内蔵されるものであっても適用可能であ
る。
1、検出回路102、格納手段であるレジスタ103、
クロック発生回路104、パルス発生回路201、制御
回路202から構成されている。
各フレームのバースト信号が入力される。復調回路10
1は、受信したバースト信号を復調し、復調データRD
を出力するものである。
力される。検出回路102は、受信した復調データRD
から同期パターンを検出するものである。検出回路10
2が所望の同期パターンを検出した時に、指示信号DE
T1として、一時的に短い時間だけ電圧レベルが電源電
圧レベル(論理レベルがHレベル、以下、単にHレベル
と称する)となるワンショットパルスを出力する。検出
回路102が所望の同期パターンを検出できなかった時
は、指示信号DET1は電圧レベルは接地電圧レベル
(論理レベルがLレベル、以下、単にLレベルと称す
る)を維持したままである。
1と、復調回路101や検出回路102の動作等、受信
回路の動作に用いられる動作用クロック信号CLKが入
力されている。パルス発生回路201は、例えば、カウ
ンタから構成されるものである。つまり、パルス発生回
路201は、初期値(例えば、0カウント状態)から動
作用クロック信号CLKのクロック数を計数し、この計
数値がカウンタとしてのパルス発生回路201の計数限
度に到達し、オーバーフローした際に、カウントアップ
信号COとしてワンショットパルスを発生する。カウン
トアップ信号COは、このワンショットパルスを発生し
ていない状態では、Lレベルを維持している。また、オ
ーバーフローした後は、パルス発生回路201は、再び
初期値から計数を行なうものである。つまり、パルス発
生回路201は、所定の計数値を巡回して計数するタイ
マ回路である。また、このパルス発生回路201は、指
示信号DET1として、ワンショットパルスが入力され
た時、つまり、検出回路102が、同期パターンを検出
した時に、パルス発生回路201の計数値は初期値にリ
セットされるようになっている。なお、パルス発生回路
201の計数限度については後述する。
フリップフロップから構成されるカウンタにて実現可能
である。この場合、複数のフリップフロップのリセット
端子に指示信号DET1が入力されるようにしておけば
よい。
ートで構成されている。このORゲートの入力側には、
指示信号DET1とカウントアップ信号COとがそれぞ
れ入力されている。このため、制御回路202は、指示
信号DET1とカウントアップ信号COとがともに電圧
レベルがLレベルの時には、電圧レベルがLレベルの制
御信号DET2を出力しており、指示信号DET1とカ
ウントアップ信号COのいずれか一方がワンショットパ
ルスを発生した時に、これに応じた制御信号DET2を
出力するものである。
T2が入力されている。クロック発生回路104は、制
御信号DET2としてワンショットパルスを受信した時
に、所定の周期の第1のクロック信号CK1と、この第
1のクロック信号CK1の発生が終了した後に発生する
第2のクロック信号CK2とを発生する。
ータに含まれる所望のデータ(受信回路の後段に位置す
るマイクロコンピュータや外部装置にて、処理されるデ
ータ)を順次格納するのに用いられるものである。この
ため、第1のクロック信号CK1は、復調データに含ま
れる所望のデータに相当するデータが後述するレジスタ
103に到達するタイミングにて発生が開始し、このデ
ータのビット数分だけクロックが発生される。第2のク
ロック信号CK2は、格納したデータを順次出力するの
に用いられるものである。このため、第2のクロック信
号CK2は、第1のクロック信号CK1と同様に、この
データのビット数分だけクロックが発生される。
データに含まれる所望のデータの格納や出力のタイミン
グを制御する第1のクロック信号CK1や第2のクロッ
ク信号CK2を発生するタイミング制御回路としての役
割も有するものである。
望のデータのビット数分の格納を行なうシフトレジスタ
から構成されるものである。レジスタ103は、第1の
クロック信号CK1に応じて、受信される復調データの
所望のデータを順次格納し、第2のクロック信号CK2
に応じて、格納したデータを順次出力データDOとして
出力するものである。つまり、第1のクロック信号CK
1は、レジスタ103におけるデータ格納用のシフトク
ロックとして用いられ、第2のクロック信号CK2は、
レジスタ103における格納したデータの出力用のシフ
トクロックとして用いられるものである。
バースト信号を受信し、所望の同期パターンが検出され
た場合に、そのバースト信号の復調データから所望のデ
ータを格納し、出力するように動作する。
のバースト信号のフォーマットについてを図面を用いて
説明する。図2は、送信されるバースト信号と、そのバ
ースト信号のフォーマットを説明する図である。
信号を送信してくるものである。このうち、同期パター
ンを有するバーストデータが、各フレームに複数配置さ
れている。図2に示すバースト信号BDは、それぞれ同
期パターンを有し、本発明における受信回路を内蔵する
無線装置にて取り込むべきデータを有するものとする。
トで構成されている。図2に示されるように、各バース
ト信号BDは、プリアンブルPR、同期パターンに相当
するユニークワードUW、マイクロコンピュータ等にて
処理が施されるべきデータDATA、誤り検出ビットC
RCを有している(実際には、ランプタイムやスタート
シンボル等も有するが、本発明の説明上においては必要
ないので、説明を簡略にするため示していない)。プリ
アンブルPR、ユニークワードUW、データDATA、
誤り検出ビットCRCはそれぞれビット数が予め決めら
れているものである。このため、復調データからユニー
クワードUWに基づく同期パターンを検出できれば、デ
ータDATAの位置も確認することができる。なお、上
記説明においては、復調したデータDATAをレジスタ
103に格納するものとして説明している。
るものである。このため、先に受信したバースト信号B
Dにおいて、同期パターンが検出できれば、次に受信す
べきバースト信号BDの同期パターンの位置、及びデー
タDATAの位置は確認できる。例えば、先に受信した
バースト信号BDにおいて、同期パターンが検出されて
から、次に受信すべきバースト信号BDのデータDAT
Aの位置までは、約5msの間隔である。このため、パ
ルス発生回路201の計数限度は、この間隔(約5m
s)を、カウント対象の動作用クロック信号CLKの1
周期の時間で割った数に相当するようにしておけばよ
い。
れる疑似ランダムパターンは、図2に示すデータDAT
Aに配置されるものである。図2に示すバースト信号B
Dそれぞれに連続した疑似ランダムパターンが分割され
て順次送信されることとなる。
り正確に行なうためには、分割されて送信される連続し
た疑似ランダムパターンを確実に、データとしてレジス
タ103に格納していくことが要求される訳である。
ト誤り率特性の測定時の動作を以下に説明する。図3
は、本発明の第1の実施の形態における受信回路の動作
を説明するタイミングチャートである。図3における各
信号の符号は、図1における信号の符号と対応してい
る。
号RFとして所望の疑似ランダムパターンを有したバー
スト信号を受信していない状態では、指示信号DET1
の電圧レベルはLレベルになっている。また、パルス発
生回路201はカウント動作をしているが、カウントア
ップ信号COの電圧レベルもLレベルのままであるとす
る。このため、制御信号DET2の電圧レベルもLレベ
ルのままであり、第1及び第2のクロック信号CK1,
CK2ともに発生していない。
RFとして受信したバースト信号から所望の同期パター
ンが得られたとする。このため、指示信号DET1は時
刻T2まで、電圧レベルがHレベルとなるワンショット
パルスを発生する。これに伴い、制御信号DET2も時
刻T1から時刻T2まで、電圧レベルがHレベルとな
る。クロック発生回路104は、制御信号DET2の変
化に基づき、第1のクロック信号CK1を、受信したバ
ースト信号の復調データのうち、レジスタ103に格納
すべきデータ(疑似ランダムパターン)のビット数分発
生する。図3においては、時刻T3の前まで、第1のク
ロック信号CK1を発生している。つまり、時刻T3ま
でにレジスタ103には、格納すべきデータが格納され
る訳である。
DET1の変化に基づいて、パルス発生回路201の計
数値は一旦初期値にリセットされる。時刻T2からパル
ス発生回路201は、初期値からの計数動作を再び始め
ることとなる。
4は、第1のクロック信号CK1に続いて、第2のクロ
ック信号CK2を発生する。第2のクロック信号CK2
は、レジスタ103に格納されたデータのビット数分発
生する。図3においては、時刻T4の前まで、第2のク
ロック信号CK2を発生している。つまり、時刻T4ま
でにレジスタ103から、格納されたデータが順次出力
データDOとして出力される訳である。
信号を受信したとする。ただし、ここで受信したバース
ト信号の復調データから同期パターンが検出されなかっ
たとする。この結果、時刻T4にてワンショットパルス
を発生すべき指示信号DET1の電圧レベルはLレベル
のままである。
01の計数値がカウンタとしてのパルス発生回路201
の計数限度に到達し、カウントアップ信号COとしてワ
ンショットパルスを発生する。つまり、パルス発生回路
201の計数限度は、時刻T2から時刻T4までの時間
(約5ms)に相当する計数値となっている。このよう
にすることで、パルス発生回路201は、先に検出され
たバースト信号の同期を検出してから次に受信するバー
スト信号の復調データに含まれた疑似ランダムパターン
の位置を予測し、その疑似ランダムパターンをレジスタ
103に格納できるタイミングで、制御信号DET2を
変化させることができる。よって、時刻T4にて、カウ
ントアップ信号COは、時刻T5まで、電圧レベルがH
レベルとなるワンショットパルスを発生する。これに伴
い、制御信号DET2も時刻T4から時刻T5まで、電
圧レベルがHレベルとなる。
データから同期パターンが検出されなかったとしても、
パルス発生回路201により、制御信号DET2にワン
ショットパルスを発生させることができる。この結果、
クロック発生回路104から第1及び第2のクロック信
号CK1,CK2を発生させることができ、同期パター
ンが検出されなかったバースト信号の復調データからも
疑似ランダムパターンをレジスタ103へ格納すること
ができる。
T2と同様に、第1のクロック信号CK1によりレジス
タ103に疑似ランダムパターンを格納し、時刻T6に
おいての受信回路の動作は時刻T3と同様に、第2のク
ロック信号CK2によりレジスタ103に格納した疑似
ランダムパターンを出力データDOとして出力すること
ができる。
COとしてワンショットパルスを発生したパルス発生回
路201は、時刻T5から初期値に戻って再び計数動作
を続ける。
信号を受信したとする。ここで受信したバースト信号の
復調データから同期パターンが検出されたとする。この
結果、時刻T7において、指示信号DET1の電圧レベ
ルは、時刻T8まで電圧レベルがHレベルとなるワンシ
ョットパルスを発生する。
生回路201の計数値が計数限度に到達し、パルス発生
回路201はカウントアップ信号COとしてワンショッ
トパルスを発生する。
いては、指示信号DET1とカウントアップ信号COと
がともにワンショットパルスを発生し、これに基づき制
御信号DET2もワンショットパルスを発生することと
なる。
信号COとがそれぞれ電圧レベルがHレベルとなるタイ
ミングが異なることが考えられるが、正確に同期パター
ンが検出されればこのタイミングのずれはわずかであ
り、レジスタ103にデータを格納するのに問題はな
い。
T2と同様に、第1のクロック信号CK1によりレジス
タ103に疑似ランダムパターンを格納し、時刻T9に
おいての受信回路の動作は時刻T3と同様に、第2のク
ロック信号CK2によりレジスタ103に格納した疑似
ランダムパターンを出力データDOとして出力すること
ができる。
路においては、送信されてくるバースト信号の復調デー
タから同期パターンが検出されない場合があっても、分
割されて送信される連続した疑似ランダムパターンを確
実に、連続したデータとしてレジスタ103に格納して
いくことができる。このため、ビット誤り率特性の測定
をより正確に行なうことが可能となる。
は、通常動作時においてもパルス発生回路201は計数
動作を行なっているので、受信回路の動作の初期状態に
おいては、指示信号DET1がワンショットパルスを発
生すべきでないタイミングにおいて、カウントアップ信
号COとしてワンショットパルスを発生する可能性があ
る。この場合は、レジスタ103に格納されたデータ
は、このデータに含まれる誤り検出ビットCRCにてデ
ータの誤りとして判断され、このデータを破棄すること
ができるので問題はない。この後、受信されるバースト
信号の復調データから同期パターンが検出されれば、以
降は、図3と同様な動作を実現することが可能となる。
このため、図1の受信回路を適用しても、通常動作を十
分実行することができる。
る構成要素の数もそれほど増加するものではない。
受信回路についてを、図面を用いて詳細に説明する。図
4は、本発明の第2の実施の形態における受信回路の回
路図である。なお、図4において、図1と同じ構成要素
については同じ符号を付けて、説明の重複を避けてい
る。
1を設けている。図4におけるパルス伝達制御回路30
1は、2入力1出力のANDゲートから構成されてい
る。パルス伝達制御回路301には、カウントアップ信
号COとモード信号CNTとが入力されている。パルス
伝達制御回路301からの出力信号は、図1の制御回路
202の一方の入力信号であったカウントアップ信号C
Oの代わりに、入力されるようになっている。
を通常動作の状態と、ビット誤り率特性を測定する状態
とを選択的に設定する制御信号としての役割を有するも
のである。図4においては、モード信号CNTの電圧レ
ベルがLレベルの時には、通常動作の状態を指示し、モ
ード信号CNTの電圧レベルがHレベルの時には、ビッ
ト誤り率特性を測定する状態を指示するものとしてい
る。図4におけるその他の構成については、図1と同様
である。
ける受信回路は、次のように動作制御される。モード信
号CNTの電圧レベルがHレベルの時には、カウントア
ップ信号の電圧レベルに応じた電圧レベルの信号が、パ
ルス伝達制御回路301から出力される。この場合は、
各構成要素の関係は図1の受信回路と同様になるので、
図1と同様な動作が可能となる。
の時には、カウントアップ信号の電圧レベルにかかわら
ず、電圧レベルがLレベルに固定された信号が、パルス
伝達制御回路301から出力される。つまり、通常動作
において、パルス発生回路201の出力信号であるカウ
ントアップ信号COの影響を、制御回路202やクロッ
ク発生回路104に与えないようになっている。
ては、通常動作時に、カウントアップ信号COの変化に
基づいて、クロック発生回路104からクロック信号が
発生されることがないようになっている。よって、通常
動作時において、受信回路の動作の初期状態において
は、指示信号DET1がワンショットパルスを発生すべ
きでないタイミングにおいて、カウントアップ信号CO
としてワンショットパルスを発生することで、レジスタ
103が格納すべきでないデータを格納してしまうこと
が防止できる。この結果、より確実かつ高速に格納すべ
きデータをレジスタ103に得ることができる。
に基づく指示信号DET1の変化タイミングと、カウン
トアップ信号COの変化タイミングとがずれてしまうこ
とにより、格納すべきデータの正常な格納を妨げること
もない。
の受信回路にパルス伝達制御回路301が追加すること
で上述のような効果を得ることができるため、受信回路
全体の回路構成を複雑化したり、受信回路を構成する構
成要素それぞれの回路変更も必要ない。よって、製造工
程が複雑化することや、受信回路を構成する構成要素が
大幅に増加することを極力低減できる。
受信回路についてを、図面を用いて詳細に説明する。図
5は、本発明の第3の実施の形態における受信回路の回
路図である。なお、図5において、図1あるいは図4と
同じ構成要素については同じ符号を付けて、説明の重複
を避けている。
様であるが、更にクロック伝達制御回路401を設けて
いる。図5におけるクロック伝達制御回路401は、2
入力1出力のANDゲートから構成されている。クロッ
ク伝達制御回路401には、動作用クロック信号CLK
と図4と同様なモード信号CNTとが入力されている。
クロック伝達制御回路401からの出力信号は、パルス
発生回路201に入力されている。つまり、図5におい
ては、パルス発生回路201がクロック伝達制御回路4
01の出力信号を、計数する対象としている。図5にお
けるその他の構成要素は図1と同様である。
ける受信回路は、次のように動作制御される。モード信
号CNTの電圧レベルがHレベルの時には、動作用クロ
ック信号CLKの電圧レベルに応じた電圧レベルの信号
が、クロック伝達制御回路401から出力される。この
場合は、各構成要素の関係は図1の受信回路と同様にな
るので、図1と同様な動作が可能となる。
の時には、動作用クロック信号CLKの電圧レベルにか
かわらず、電圧レベルがLレベルに固定された信号が、
クロック伝達制御回路401から出力される。つまり、
通常動作において、パルス発生回路201へ動作用クロ
ック信号CLKを与えないようにして、通常動作時にお
けるパルス発生回路201の計数動作を止めている。こ
のため、パルス発生回路201は、通常動作時におい
て、出力信号であるカウントアップ信号COの電圧レベ
ルはLレベルに維持することができる。よって、第2の
実施の形態と同様に、通常動作時におけるカウントアッ
プ信号COの影響を、制御回路202やクロック発生回
路104に与えないようになっている。
ては、その方法は異なるが、図4における受信回路と同
様に、通常動作時に、カウントアップ信号COの変化に
基づいて、クロック発生回路104からクロック信号が
発生されることがないようになっている。よって、通常
動作時において、受信回路の動作の初期状態において
は、指示信号DET1がワンショットパルスを発生すべ
きでないタイミングにおいて、カウントアップ信号CO
としてワンショットパルスを発生することで、レジスタ
103が格納すべきでないデータを格納してしまうこと
が防止できる。この結果、より確実かつ高速に格納すべ
きデータをレジスタ103に得ることができる。
01の計数動作をも止めてしまうので、パルス発生回路
201における消費電力を低減でき、本発明の受信回路
を内蔵した無線装置における全体の消費電力を低減する
ことに寄与できる。
作時に、同期パターンの検出に基づく指示信号DET1
の変化タイミングと、カウントアップ信号COの変化タ
イミングとがずれてしまうことにより、格納すべきデー
タの正常な格納を妨げることもない。
の受信回路にクロック伝達制御回路401が追加するこ
とで上述のような効果を得ることができるため、受信回
路全体の回路構成を複雑化したり、受信回路を構成する
構成要素それぞれの回路変更も必要ない。よって、製造
工程が複雑化することや、受信回路を構成する構成要素
が大幅に増加することを極力低減できる。
を詳細に説明したが、本発明の受信回路の構成は上記実
施の形態のものに限定されるものではない。
号DET1にて計数値がリセットされるものとしている
がこれに限定されず、例えば、任意の初期値から計数を
開始可能なように、この初期値格納用レジスタを設け
て、指示信号DET1にてこのレジスタに格納された設
定値をパルス発生回路201に格納し、これを初期値と
して計数動作をするようにしてもよい。
信号CK2にて格納しているデータを出力するようにし
ているが、第1のクロック信号CK1にて出力可能なよ
うにすることも可能である。
路301、クロック伝達制御回路401は、それぞれ上
述したような動作が可能であれば、他の論理ゲートや回
路構成としてもよい。
数値を巡回して計数動作を行なうタイマであれば、他の
構成であっても適用可能である。また、パルス発生回路
201の回路構成の変更を伴うが、モード信号によっ
て、パルス発生回路201への動作用電源の供給を制御
して、パルス発生回路201の活性化を制御すること
で、消費電力を低減するようにしてもよい。この場合、
パルス発生回路201の出力であるカウントアップ信号
COの電圧レベルを安定にするため、モード信号CNT
の電圧レベルがHレベルの際、パルス発生回路201を
非活性とし、この時にパルス発生回路201の出力であ
るカウントアップ信号COの電圧レベルに固定するよう
な素子を設けた方がよい。このような素子としては、素
子数の増加を極力低減することを考慮すれば、例えば、
ゲート電極にモード信号CNTが入力され、カウントア
ップ信号COを伝達する信号線と接地電圧源との間に接
続されたNチャネル型MOSトランジスタが考えられ
る。
も、復調データのうちのデータDATAに限られるもの
ではなく、データDATAの他にも格納すべきデータが
あれば、そのビット数に応じて、レジスタ103を格納
可能なビット数とし、クロック発生回路104から発生
する第1のクロック信号CK1と第2のクロック信号C
K2のクロック数を必要な数だけ発生するようにして、
レジスタ103に格納するようにしてもよい。
ば、ビット誤り率特性の測定をより正確に実行できる受
信回路を提供することができる。
動作への影響、受信回路を構成する構成要素の増加、消
費電力の増加のそれぞれを極力低減して上記の効果を実
現する受信回路を提供することができる。
回路図である。
動作を説明するタイミングチャートである。
のフォーマットを説明する図である。
回路図である。
回路図である。
Claims (5)
- 【請求項1】 受信信号を復調し、復調された復調デー
タから同期パターンを検出することにより、該検出され
た同期パターンに応答して、前記復調データに含まれる
所望のデータの格納及び出力を制御する受信回路におい
て、前記受信信号を復調し、前記復調データを出力する
復調回路と、前記復調データに含まれる同期パターンを
検出し、検出結果を指示する指示信号を出力する検出回
路と、前記指示信号を受信し、該指示信号を受信してか
ら所定時間経過毎にパルス信号を出力可能なパルス発生
回路と、前記指示信号と前記パルス信号との少なくとも
いずれか一方に応じた制御信号を出力する制御回路と、
前記制御信号に応答して、前記復調データに含まれる所
望のデータを格納及び出力するためのクロック信号を発
生するクロック発生回路と、を有することを特徴とする
受信回路。 - 【請求項2】 前記パルス信号を受信し、モード信号に
応じて、前記パルス信号に応じた信号の前記制御回路へ
の伝達を制御するパルス伝達制御回路を有することを特
徴とする請求項1記載の受信回路。 - 【請求項3】 前記パルス発生回路は、受信回路の動作
に用いられる動作用クロック信号に基づき計数動作を行
なうカウンタから構成されるものであり、前記受信回路
は、前記動作用クロック信号を受信し、モード信号に応
じて、前記動作用クロック信号に応じた信号の前記パル
ス発生回路への伝達を制御するクロック伝達制御回路を
有することを特徴とする請求項1記載の受信回路。 - 【請求項4】 前記モード信号は、第1の電圧レベルに
て通常動作モードを指示し、前記第1の電圧レベルとは
異なる第2の電圧レベルにてビット誤り率測定モードと
を指示するものであり、前記パルス伝達制御回路は、前
記モード信号が前記第1の電圧レベルの時に前記パルス
信号に応じた信号を前記制御回路へ伝達することを抑制
し、前記モード信号が前記第2の電圧レベルの時に前記
パルス信号に応じた信号を前記制御回路へ伝達すること
を許可することを特徴とする請求項2記載の受信回路。 - 【請求項5】 前記モード信号は、第1の電圧レベルに
て通常動作モードを指示し、前記第1の電圧レベルとは
異なる第2の電圧レベルにてビット誤り率測定モードと
を指示するものであり、前記クロック伝達制御回路は、
前記モード信号が前記第1の電圧レベルの時に前記動作
用クロック信号に応じた信号を前記パルス発生回路へ伝
達することを抑制し、前記モード信号が前記第2の電圧
レベルの時に前記動作用クロック信号に応じた信号を前
記パルス発生回路へ伝達することを許可することを特徴
とする請求項3記載の受信回路。
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JP30902699A JP2001127728A (ja) | 1999-10-29 | 1999-10-29 | 受信回路 |
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JP30902699A JP2001127728A (ja) | 1999-10-29 | 1999-10-29 | 受信回路 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008075485A1 (ja) * | 2006-12-21 | 2008-06-26 | Leader Electronics Corp. | チューナのビットエラーレート測定の方法及び装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3793724B2 (ja) * | 2001-10-29 | 2006-07-05 | 沖電気工業株式会社 | 受信回路及び受信方法 |
US8018914B2 (en) * | 2004-05-17 | 2011-09-13 | Mitsubishi Electric Corporation | Radio communication device, demodulation method, and frequency deflection correction circuit |
KR102061178B1 (ko) * | 2013-06-19 | 2019-12-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그를 이용한 반도체 시스템 |
US10887792B2 (en) * | 2018-12-27 | 2021-01-05 | Intel Corporation | Pseudo-random label assignments for packets in a transmission burst |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0656976B2 (ja) * | 1986-06-18 | 1994-07-27 | 日本電気株式会社 | 個別選択呼出し受信機 |
JP3146673B2 (ja) * | 1992-09-17 | 2001-03-19 | 日本電気株式会社 | Fsk受信機 |
KR100376638B1 (ko) * | 1994-03-23 | 2003-07-18 | 가부시키가이샤 야스가와덴끼 | 작업기계의제어장치 |
KR0165430B1 (ko) * | 1995-09-06 | 1999-03-20 | 김광호 | 싱크 검출 및 보호장치와 그 방법 |
JP4057084B2 (ja) * | 1996-12-26 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US6385257B1 (en) * | 1997-01-21 | 2002-05-07 | Sony Corporation | Frequency demodulating circuit, optical disk apparatus thereof and preformating device |
CA2217840C (en) * | 1997-10-09 | 2005-05-03 | Northern Telecom Limited | Synchronization system multiple modes of operation |
US6556250B1 (en) * | 1999-08-10 | 2003-04-29 | General Instrument Corporation | Method and apparatus for providing a timing signal with high frequency accuracy in video equipment for supporting an on-screen display in the absence of a video signal |
-
1999
- 1999-10-29 JP JP30902699A patent/JP2001127728A/ja not_active Abandoned
-
2000
- 2000-08-16 US US09/638,920 patent/US6959059B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008075485A1 (ja) * | 2006-12-21 | 2008-06-26 | Leader Electronics Corp. | チューナのビットエラーレート測定の方法及び装置 |
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