JP2002063080A - インターフェース装置 - Google Patents

インターフェース装置

Info

Publication number
JP2002063080A
JP2002063080A JP2000246366A JP2000246366A JP2002063080A JP 2002063080 A JP2002063080 A JP 2002063080A JP 2000246366 A JP2000246366 A JP 2000246366A JP 2000246366 A JP2000246366 A JP 2000246366A JP 2002063080 A JP2002063080 A JP 2002063080A
Authority
JP
Japan
Prior art keywords
input
data
output
register
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000246366A
Other languages
English (en)
Inventor
Atsushi Kawarada
篤史 川原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000246366A priority Critical patent/JP2002063080A/ja
Publication of JP2002063080A publication Critical patent/JP2002063080A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 【課題】ノイズ等による異常動作に耐性を有する入出力
装置を提供する。 【解決手段】入出力部１においてシリアルデータＳＤＡ
およびクロックＳＣＬの入出力が行われており、入出力
部１の入出力データおよび制御状態は、制御状態レジス
タ２１および入出力レジスタ２２を介して制御部３によ
り監視されている。そして、監視された入出力データお
よび制御状態に基づいて、入出力部１の異常状態が制御
部３において検出され、この検出結果に応じて、リセッ
トデータがＩＩＣリセットレジスタ２３に設定される。
このリセットデータがラッチ回路２４を介してＯＲ回路
２５を透過し、入出力部１、制御状態レジスタ２１およ
び入出力レジスタ２２に入力されて、これらの回路が初
期化される。制御部３を初期化させずに入出力部１を初
期化できるので、入出力動作を正常状態へ速やかに復帰
させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データの入力およ
び出力を行うインターフェース装置に係り、例えば、Ｉ
2 Ｃインターフェース装置に関するものである。
【０００２】
【従来の技術】複数のＩＣ間において双方向の通信を行
うためのバス方式として、オランダのPhillips社により
1980年に開発されたＩ2 Ｃバス（Inter IC BUS）と呼ば
れるバス方式がある。Ｉ2 Ｃバスは、クロックとデータ
による２本のバスラインによって簡単かつ確実にシリア
ルバスが構成できるため、ＶＴＲやＴＶなどの家電製品
に現在広く採用されている。
【０００３】図３は、Ｉ2 ＣバスによるＩＣ間の通信を
説明する図である。図３において、ＩＣ４１〜ＩＣ４３
は、Ｉ2 Ｃバスインターフェース機能を有しているＩＣ
を示しており、シリアルデータの入出力端子ＳＤＡおよ
びクロックの入出力端子ＳＣＬが共通に接続されてい
る。
【０００４】図３のように接続される各ＩＣは、Ｉ2 Ｃ
バスインターフェースによる通信時において、例えばデ
ータを送信する権限を有するマスター状態またはデータ
の受信先となるスレーブ状態の、何れかの状態に設定さ
れる。また、スレーブ状態になった場合のアドレスは、
個々のＩＣにおいて設定されている。これにより、マス
ターの権限を得たＩＣから、指定されたスレーブアドレ
スのＩＣへ、データの伝送が行われる。
【０００５】図４は、従来のＩ2 Ｃインターフェース装
置のブロック図である。図４に示すＩ2 Ｃインターフェ
ース装置は、入出力部１、制御状態レジスタ２１、およ
び制御部３を有している。また、入出力部１は、データ
コントロール部１１、クロックコントロール部１２、ノ
イズ除去回路１３、およびノイズ除去回路１４を含んで
いる。
【０００６】入出力部１は、Ｉ2 Ｃバスに接続される他
のデバイスとの間でシリアルデータＳＤＡの入出力を行
うとともに、転送レートに応じたクロックＳＣＬの入出
力を行う。入出力されるデータおよび転送レート等の値
は、内部バスＳ３を介して制御部３との間を伝送され
る。また、データおよびクロックの入出力に関する種々
の制御状態（例えばマスターおよびスレーブ状態などの
制御状態）は、制御状態レジスタ２１に設定される制御
状態データＳ２１に応じて設定される。さらに入出力部
１は、入出力部１の制御状態に応じて、制御状態レジス
タ２１の制御状態データＳ２１を更新する。なお、入出
力部１に含まれる図示しない各レジスタの値は、リセッ
ト信号ＲＳＴによって初期化される。
【０００７】データコントロール回路１１は、クロック
コントロール回路１２による伝送クロックＣＬＫに同期
してシリアルデータＳＤＡを入出力する。また、制御状
態データＳ２１に応じた制御状態で、シリアルデータＳ
ＤＡの入出力を行う。データコントロール回路１１にお
いて入出力されるデータは、図示しないシフトレジスタ
によって所定ビット数、例えば８ビットのパラレルデー
タに変換され、内部バスＳ３を介し制御部３との間を伝
送される。
【０００８】クロックコントロール回路１２は、クロッ
クＳＣＬを入出力するとともに、制御状態データＳ２１
に応じた制御状態で、クロックＳＣＬの入出力を行う。
また転送レートに応じた伝送クロックＣＬＫをデータコ
ントロール回路１１に出力している。
【０００９】ノイズ除去回路１３は、データコントロー
ル回路１１に入力されるシリアルデータＳＤＡのノイズ
成分を除去する。ノイズ除去回路１４は、クロックコン
トロール回路１２に入力されるクロックＳＣＬのノイズ
成分を除去する。
【００１０】制御状態レジスタ２１は、内部バスＳ３を
介して制御部３から入力される制御状態データを保持
し、これを入出力部１に出力している。また、入出力部
１の制御状態に応じて制御状態データが更新される。こ
の制御状態データは、内部バスＳ３を介して制御部３に
より監視されている。制御状態レジスタ２１の制御状態
データは、リセット信号ＲＳＴによって初期化される。
【００１１】制御部３は、外部ＩＣへの送信データや送
信レートなどのデータを、内部バスＳ３を介し入出力部
１へ出力するとともに、外部ＩＣからの受信データや受
信レートなどのデータを、内部バスＳ３を介し入出力部
１から入力する。また、入出力部１の制御状態を設定す
る制御状態データを、内部バスＳ３を介して制御状態レ
ジスタ２１に入力するとともに、入出力部１の制御状態
に応じて更新される制御状態データを、内部バスＳ３を
介して監視する。制御部３もまた、リセット信号ＲＳＴ
によって初期化される。
【００１２】ここで、８ビットを１ワードとするデータ
にアクノリッジ信号を加えた９ビットのデータが、マス
ターに設定されたＩＣからスレーブに設定されたＩＣへ
伝送される場合を例に、上述した構成を有するＩ2 Ｃイ
ンターフェース装置の動作を説明する。
【００１３】マスター側のＩＣにおいては、制御部３か
ら制御状態レジスタ２１に入力される制御状態データに
よって、制御状態が送信モードのマスターに設定され
る。また、送信レート値が制御部３からクロックコント
ロール１２に入力され、これにより送信レートが設定さ
れる。制御部３から入出力部１に入力される送信データ
は、設定された送信レートに応じた伝送クロックＣＬＫ
に同期したシリアルデータＳＤＡに変換され、転送レー
トに応じたクロックＳＣＬとともに、スレーブ側のＩＣ
へ伝送される。また、マスター側のＩＣにおいては、８
ビットデータに続いてアクノリッジ信号が伝送された
後、このアクノリッジ信号に対する確認応答がスレーブ
側ＩＣから受信されるのを待って、次の８ビットデータ
が伝送される。
【００１４】スレーブ側のＩＣにおいては、制御部３か
ら制御状態レジスタ２１に入力される制御状態データに
よって、制御状態が受信モードのスレーブに設定され
る。マスター側ＩＣから伝送されたシリアルデータＳＤ
ＡおよびクロックＳＣＬが入出力部１に受信されると、
シリアルデータＳＤＡは受信されたクロックＳＣＬに同
期してパラレルの受信データに変換され、内部バスＳ３
を介して、制御部３に出力される。また、スレーブ側の
ＩＣにおいては、受信されるシリアルデータＳＤＡのビ
ット数がクロックコントロール部１２において計数され
ており、この計数値に基づいて、８ビットデータに続い
て受信されるアクノリッジ信号が検出される。そして、
このアクノリッジ信号に対する確認応答がマスター側Ｉ
Ｃに伝送されるとともに、クロックコントロール部１２
における計数値がリセットされた後、受信データのビッ
ト数が再び計数される。
【００１５】
【発明が解決しようとする課題】ところで、上述した従
来のＩ2 Ｃバスインターフェース装置においては、バス
に接続されるＩＣの数が多くなったり、また、テレビ等
のようにノイズが多く発生する装置において使用される
場合に、ノイズによる誤動作によって、バスがロック状
態に陥ってしまう問題がある。
【００１６】上述したマスター側ＩＣからスレーブ側Ｉ
Ｃへの８ビットデータの伝送を例に、ノイズによる誤動
作について説明する。例えば、クロックＳＣＬのライン
にノイズ除去回路１４では除去できない大振幅のノイズ
が重畳され、このノイズによりスレーブ側ＩＣのクロッ
クコントロール部１２において実際より１ビット多くデ
ータ数が計数されてしまったとする。この場合、スレー
ブ側ＩＣにおいては、マスター側ＩＣから送られてくる
８ビットデータの最終ビットのデータがアクノリッジ信
号と判断されるので、これに対する確認応答がマスター
側ＩＣに伝送される。そして、次にマスター側ＩＣから
送られてくるアクノリッジ信号が、８ビットデータの初
期ビットと判断されるので、これに対する確認応答はマ
スター側ＩＣに伝送されず、スレーブ側ＩＣにおいては
受信状態が保持される。一方、マスター側ＩＣにおいて
も、アクノリッジ信号に対する確認応答を受信するため
に、受信状態が保持される。このようにして、マスター
側およびスレーブ側のＩＣがいずれも受信状態となっ
て、バスがロック状態に陥ってしまう。
【００１７】ところが、従来のＩ2 Ｃインターフェース
装置においては、上述のようにしてバスがロック状態に
陥ってしまったのか、それとも実際に通信中であるのか
が判断されていないので、誤動作が生じた場合、Ｉ2 Ｃ
バスによって通信が行われている複数のＩＣの動作が全
く停止してしまうことがあった。さらに、従来のＩ2Ｃ
インターフェース装置においては、Ｉ2 Ｃインターフェ
ース装置だけを初期化することができないため、ＩＣ全
体を初期化させるリセット信号ＲＳＴによりバスを開放
させる方法しかなく、誤動作の度にＩＣ全体が初期化さ
れる必要があった。このため、ノイズを受けやすい環境
において使用される場合には、装置全体のノイズに対す
るパフォーマンスが低下してしまう問題があった。
【００１８】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、ノイズ等による入出力の異常動作
に対する耐性を有するインターフェース装置を提供する
ことにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のインターフェース装置は、データの入力お
よび出力を行う入出力手段と、上記入出力手段の入出力
データおよび制御状態を監視し、当該入出力データおよ
び当該制御状態に基づいて、上記入出力手段の異常状態
を検出する検出手段と、上記検出手段の検出結果に応じ
て、上記入出力手段を初期化する初期化手段とを有して
いる。
【００２０】また、上記検出手段は、上記制御状態がデ
ータの入力状態または出力状態に保持され、かつ上記入
出力データの値が所定時間以上一定となっていることを
条件として、上記異常状態を検出している。
【００２１】また、上記入出力手段の入出力データに応
じたデータが設定される入出力レジスタと、上記入出力
手段の制御状態に応じたデータが設定される制御状態レ
ジスタと、上記検出手段の上記検出結果に応じたデータ
が設定される初期化レジスタとを有し、上記検出手段
は、上記入出力レジスタおよび上記制御状態レジスタの
設定データを監視し、当該設定データに基づいて、上記
異常状態を検出し、上記初期化手段は、上記初期化レジ
スタの設定データに応じて、上記入出力手段を初期化し
ている。
【００２２】本発明のインターフェース装置によれば、
上記入出力手段においてデータの入出力が行われてお
り、上記入出力手段の入出力データおよび制御状態は、
上記検出手段によって監視されている。そして、監視さ
れた上記入出力データおよび上記制御状態に基づいて、
上記入出力手段の異常状態が上記検出手段において検出
され、この検出結果に応じて、上記初期化手段により、
上記入出力手段が初期化される。
【００２３】また、上記検出手段において上記異常状態
は、上記制御状態がデータの入力状態または出力状態に
保持され、かつ上記入出力データの値が所定時間以上一
定となっていることを条件として検出される。
【００２４】また、上記検出手段においては、上記入出
力レジスタおよび上記制御状態レジスタの設定データに
よって、上記入出力手段の入出力データおよび制御状態
が監視され、当該設定データに基づいて、上記異常状態
が検出される。上記初期化手段においては、上記初期化
レジスタの設定データに応じて、上記入出力手段が初期
化される。
【００２５】
【発明の実施の形態】以下、本発明をＩ2 Ｃインターフ
ェース装置に適用した場合の実施形態について説明す
る。
【００２６】図１は、本発明に係るＩ2 Ｃインターフェ
ース装置のブロック図である。図１に示すＩ2 Ｃインタ
ーフェース装置は、入出力部１、制御状態レジスタ２
１、入出力レジスタ２２、ＩＩＣリセットレジスタ２
３、ラッチ回路２４、ＯＲ回路２５、および制御部３を
有している。また、入出力部１は、データコントロール
部１１、クロックコントロール部１２、ノイズ除去回路
１３、およびノイズ除去回路１４を含んでいる。入出力
部１は、本発明の入出力手段の一実施形態である。制御
状態レジスタ２１は、本発明の制御状態レジスタの一実
施形態である。入出力レジスタ２２は、本発明の入出力
レジスタの一実施形態である。ＩＩＣリセットレジスタ
２３は、本発明の初期化レジスタの一実施形態である。
ラッチ回路２４およびＯＲ回路２５は、本発明の初期化
手段の一実施形態である。制御部３は、本発明の検出手
段の一実施形態である。
【００２７】入出力部１は、Ｉ2 Ｃバスに接続される他
のデバイスとの間でシリアルデータＳＤＡの入出力を行
うとともに、転送レートに応じたクロックＳＣＬの入出
力を行う。入出力されるデータおよび転送レート等の値
は、内部バスＳ３を介して制御部３との間を伝送され
る。また、データおよびクロックの入出力に関する種々
の制御状態（例えばマスターおよびスレーブ状態などの
制御状態）は、制御状態レジスタ２１に設定される制御
状態データＳ２１に応じて設定される。さらに入出力部
１は、入出力部１の制御状態に応じて、制御状態レジス
タ２１の制御状態データＳ２１を更新する。なお、入出
力部１に含まれる図示しない各レジスタの値は、ＯＲ回
路２５により出力されるリセット信号ＩＩＣＲＳＴによ
って初期化される。
【００２８】データコントロール回路１１は、クロック
コントロール回路１２による伝送クロックＣＬＫに同期
してシリアルデータＳＤＡを入出力する。また、制御状
態データＳ２１に応じた制御状態で、シリアルデータＳ
ＤＡの入出力を行う。データコントロール回路１１にお
いて入出力されるデータは、図示しないシフトレジスタ
によって所定ビット数、例えば８ビットのパラレルデー
タに変換され、内部バスＳ３を介し制御部３との間を伝
送される。
【００２９】クロックコントロール回路１２は、クロッ
クＳＣＬを入出力するとともに、制御状態データＳ２１
に応じた制御状態で、クロックＳＣＬの入出力を行う。
また転送レートに応じた伝送クロックＣＬＫをデータコ
ントロール回路１１に出力している。
【００３０】ノイズ除去回路１３は、データコントロー
ル回路１１に入力されるシリアルデータＳＤＡのノイズ
成分を除去する。ノイズ除去回路１４は、クロックコン
トロール回路１２に入力されるクロックＳＣＬのノイズ
成分を除去する。
【００３１】制御状態レジスタ２１は、内部バスＳ３を
介して制御部３から入力される制御状態データを保持
し、これを入出力部１に出力している。また、入出力部
１の制御状態に応じて制御状態データが更新される。こ
の制御状態データは、内部バスＳ３を介して制御部３に
より監視されている。制御状態レジスタ２１の設定値
は、ＯＲ回路２５により出力されるリセット信号ＩＩＣ
ＲＳＴによって初期化される。
【００３２】入出力レジスタ２２は、入出力部１におい
て入出力されるシリアルデータＳＤＡおよびクロックＳ
ＣＬを監視するためのレジスタであり、シリアルデータ
ＳＤＡおよびクロックＳＣＬと等しい値のデータが設定
される。この入出力レジスタ２２のデータは内部バスＳ
３を介して制御部３に入力され、これにより、制御部３
においてシリアルデータＳＤＡおよびクロックＳＣＬの
状態が監視される。入出力レジスタ２１の設定値は、Ｏ
Ｒ回路２５により出力されるリセット信号ＩＩＣＲＳＴ
によって初期化される。
【００３３】ＩＩＣリセットレジスタ２３は、入出力部
１、制御状態レジスタ２１および入出力レジスタ２２を
含む、制御部３以外のＩ2 Ｃインターフェース装置を初
期化させるためのリセットデータが設定されるレジスタ
であり、内部バスＳ３を介して制御部３からリセットデ
ータが設定される。
【００３４】ラッチ回路２４は、ＩＩＣリセットレジス
タ２３に設定されたリセットデータを、Ｉ2 Ｃインター
フェース装置の図示しないシステムクロックに同期させ
てラッチする回路である。ラッチされたリセットデータ
は、ＯＲ回路２５を介して入出力部１に出力される。
【００３５】ＯＲ回路２５は、ＩＣ全体のリセット信号
ＲＳＴおよびラッチ回路２４の出力信号を受けて、Ｉ2
Ｃインターフェース装置のリセット信号ＩＩＣＲＳＴを
出力する。ＩＣ全体を初期化させるリセット信号ＲＳＴ
が入力された場合、またはＩ 2 Ｃインターフェース装置
を初期化させるリセットデータがラッチ回路２４にラッ
チされた場合に、Ｉ2 Ｃインターフェース装置を初期化
させるリセット信号ＩＩＣＲＳＴがＯＲ回路２５から出
力される。
【００３６】制御部３は、外部ＩＣへの送信データや送
信レートなどのデータを、内部バスＳ３を介し入出力部
１へ出力するとともに、外部ＩＣからの受信データや受
信レートなどのデータを、内部バスＳ３を介し入出力部
１から入力する。また、入出力部１の制御状態を設定す
る制御状態データを、内部バスＳ３を介して制御状態レ
ジスタ２１に入力するとともに、入出力部１の制御状態
に応じて設定された制御状態データを、内部バスＳ３を
介して監視する。さらに制御部３は、制御状態レジスタ
および入出力レジスタにおいて監視している制御状態デ
ータおよび入出力データの状態に応じてバスの異常状態
を検出し、ＩＩＣリセットレジスタ２３にＩ2 Ｃインタ
ーフェース装置を初期化させるためのリセットデータを
設定する。バスの異常状態は、例えば、制御状態データ
がデータの入力状態または出力状態に保持された状態
で、入出力データが一定値に張りついたままの状態が数
ミリ秒以上継続した場合などに検出される。なお制御部
３に関しては、リセット信号ＩＩＣＲＳＴによって初期
化されず、リセット信号ＲＳＴによって初期化される。
【００３７】ここで、８ビットを１ワードとするデータ
にアクノリッジ信号を加えた９ビットのデータが、マス
ターに設定されたＩＣからスレーブに設定されたＩＣへ
伝送される場合を例に説明する。
【００３８】マスター側のＩＣにおいては、制御部３か
ら制御状態レジスタ２１に入力される制御状態データに
よって、制御状態が送信モードのマスターに設定され
る。また、送信レート値が制御部３からクロックコント
ロール１２に入力され、これにより送信レートが設定さ
れる。制御部３から入出力部１に入力される送信データ
は、設定された送信レートに応じた伝送クロックＣＬＫ
に同期したシリアルデータＳＤＡに変換され、転送レー
トに応じたクロックＳＣＬとともに、スレーブ側のＩＣ
へ伝送される。また、マスター側のＩＣにおいては、８
ビットデータに続いてアクノリッジ信号が伝送された
後、このアクノリッジ信号に対する確認応答がスレーブ
側ＩＣから受信されるのを待ってから、次の８ビットデ
ータが伝送される。
【００３９】スレーブ側のＩＣにおいては、制御部３か
ら制御状態レジスタ２１に入力される制御状態データに
よって、制御状態が受信モードのスレーブに設定され
る。マスター側ＩＣから伝送されたシリアルデータＳＤ
ＡおよびクロックＳＣＬが入出力部１に受信されると、
シリアルデータＳＤＡは受信されたクロックＳＣＬに同
期してパラレルの受信データに変換され、内部バスＳ３
を介して、制御部３に出力される。また、スレーブ側の
ＩＣにおいては、受信されるシリアルデータＳＤＡのビ
ット数がクロックコントロール部１２において計数され
ており、この計数値に基づいて、８ビットデータに続い
て受信されるアクノリッジ信号が検出される。そして、
このアクノリッジ信号に対する確認応答がマスター側Ｉ
Ｃに伝送されるとともに、クロックコントロール部１２
における計数値がリセットされた後、受信データのビッ
ト数が再び計数される。
【００４０】次に、ノイズ等によってＩ2 Ｃバスが異常
状態になった場合における、Ｉ2 Ｃインターフェース装
置の初期化動作について説明する。
【００４１】ノイズ等の影響によって、例えばクロック
コントロール部１２におけるデータの計数値が狂い、マ
スター側のＩＣとスレーブ側のＩＣの何れもが受信モー
ドとなった場合などにおいて、シリアルデータＳＤＡが
ローレベルの一定値に張りついてしまう異常状態になる
と、入出力データが一定値のまま変化しなくなった状態
が、入出力レジスタ２２を介して制御部３に検出され
る。また、このときの入出力部１の制御状態が受信モー
ドで一定になっている状態も、制御状態レジスタ２１を
介して制御部３に検出される。制御部３においては、例
えば入出力データが一定値のまま変化しなくなった状態
で、かつ入出力部１の制御状態が受信モードで一定にな
った状態が数ミリ秒などの一定期間継続した場合に、Ｉ
2 Ｃバスが異常状態になっていると判断される。
【００４２】例えば、制御部３がプログラムに応じて動
作するコンピュータを有している場合には、入出力レジ
スタ２２および制御状態レジスタ２１を介して監視され
る入出力部の入出力データおよび制御状態に基づいて、
プログラムにより設定された上述以外の様々な条件が成
立した場合に、Ｉ2 Ｃバスの異常状態を検出させること
ができる。
【００４３】制御部３においてＩ2 Ｃバスの異常状態が
検出されると、内部バスＳ３を介してＩＩＣリセットレ
ジスタ２３にＩ2 Ｃインターフェース装置を初期化させ
るためのリセットデータが設定される。
【００４４】図２は、Ｉ2 Ｃインターフェース装置の初
期化のタイミングを説明する図である。ＳＣＬＫはＩ2
Ｃインターフェース装置のシステムクロックを示してい
る。ＩＲＳＴは、ＩＩＣリセットレジスタ２３に設定さ
れたリセットデータを示している。ＲＳＴは、ＩＣ全体
のリセット信号を示している。ＩＩＣＲＳＴは、ＯＲ回
路２４から出力されるＩ2 Ｃインターフェース装置のリ
セット信号を示している。ＳＣＬは、Ｉ2 Ｃインターフ
ェース装置において入出力されるクロックを示してい
る。ＳＤＡは、Ｉ2 Ｃインターフェース装置において入
出力されるシリアルデータを示している。
【００４５】図の時刻Ｃにおいて、Ｉ2 Ｃバスの異常に
よりシリアルデータＳＤＡがローレベルで一定になって
いる。制御部３においてＩ2 Ｃバスの異常状態が検出さ
れると、リセットデータＩＲＳＴが制御部３からＩＩＣ
リセットレジスタ２３に出力され、このデータがラッチ
回路２４においてラッチされることによりシステムクロ
ックＳＣＬＫの一周期分遅れて、時刻Ａにラッチ回路２
４から出力される。ラッチ回路２４の出力信号は、ＯＲ
回路２５をそのまま透過して、リセット信号ＩＩＣＲＳ
Ｔとして出力される。リセット信号ＩＩＣＲＳＴによっ
て入出力部１、制御状態レジスタ２３および入出力レジ
スタがそれぞれ初期化されることにより、シリアルデー
タＳＤＡは時刻Ｄにおいて開放される。リセット信号Ｉ
ＩＣＲＳＴによって制御部３は初期化されないので、Ｉ
2 Ｃインターフェースによるデータの入出力動作は速や
かに再開される。
【００４６】また、ＩＣ全体を初期化させるリセット信
号ＲＳＴが入力された場合にも、このリセット信号ＲＳ
ＴがＯＲ回路２５をそのまま透過して、リセット信号Ｉ
ＩＣＲＳＴとしてＩ2 Ｃインターフェース装置に入力さ
れる（時刻Ｂ）。これにより、ＩＣ全体の初期化と、Ｉ
2 Ｃインターフェース装置のみの初期化が可能となる。
【００４７】以上説明したように、本発明のインターフ
ェース装置によれば、制御状態レジスタ２１および入出
力２２を介して監視される入出力部１の制御状態および
入出力データに基づいて、バスが異常状態に陥ってしま
ったのか、それとも実際に通信中であるのかを制御部３
に判断させることができる。これにより、バスに異常状
態が生じた場合における対処が可能になるので、バスに
接続されたＩＣの動作が停止状態のままになることを防
止できる。また、本発明のインターフェース装置によれ
ば、バスに異常状態が発生した場合、ＩＩＣリセットレ
ジスタ２３を介してリセット信号ＩＩＣＲＳＴを生成す
ることにより、制御部３を初期化させることなく、入出
力部１および制御状態レジスタ２１を初期化させて異常
状態に陥ったバスを開放させることができる。これによ
り、異常状態が発生する度にＩＣ全体を初期化させずに
済み、バスを速やかに正常状態に復帰させることができ
るので、バスの異常状態に対する耐性を向上させること
ができる。
【００４８】
【発明の効果】本発明のインターフェース装置によれ
ば、ノイズ等によって入出力動作に生じた異常状態を検
出することができる。また、異常状態が場合に、制御部
以外のインターフェース装置だけを初期化させることが
できるので、ノイズ等による異常状態に対する耐性を向
上させることができる。
【図面の簡単な説明】
【図１】本発明に係るＩ2 Ｃインターフェース装置のブ
ロック図である。
【図２】Ｉ2 Ｃインターフェース装置の初期化のタイミ
ングを説明する図である。
【図３】Ｉ2 ＣバスによるＩＣ間の通信を説明する図で
ある。
【図４】従来のＩ2 Ｃインターフェース装置のブロック
図である。
【符号の説明】
１…入出力部、１１…データコントロール部、１２…ク
ロックコントロール部、１３および１４…ノイズ除去回
路、２１…制御状態レジスタ、２２…入出力レジスタ、
２３…ＩＩＣリセットレジスタ、２４…ラッチ回路、２
５…ＯＲ回路、３…制御部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 データの入力および出力を行う入出力手
    段と、 上記入出力手段の入出力データおよび制御状態を監視
    し、当該入出力データおよび当該制御状態に基づいて、
    上記入出力手段の異常状態を検出する検出手段と、 上記検出手段の検出結果に応じて、上記入出力手段を初
    期化する初期化手段とを有するインターフェース装置。
  2. 【請求項２】 上記検出手段は、上記制御状態がデータ
    の入力状態または出力状態に保持され、かつ上記入出力
    データの値が所定時間以上一定となっていることを条件
    として、上記異常状態を検出する、 請求項１に記載のインターフェース装置。
  3. 【請求項３】 上記入出力手段の入出力データに応じた
    データが設定される入出力レジスタと、 上記入出力手段の制御状態に応じたデータが設定される
    制御状態レジスタと、 上記検出手段の上記検出結果に応じたデータが設定され
    る初期化レジスタとを有し、 上記検出手段は、上記入出力レジスタおよび上記制御状
    態レジスタの設定データを監視し、当該設定データに基
    づいて、上記異常状態を検出し、 上記初期化手段は、上記初期化レジスタの設定データに
    応じて、上記入出力手段を初期化する、 請求項１に記載のインターフェース装置。
  4. 【請求項４】 上記入出力手段は、制御状態レジスタの
    設定データに応じて制御状態を設定され、 上記初期化手段は、上記初期化レジスタの設定データに
    応じて、上記制御状態レジスタを初期化する請求項３に
    記載のインターフェース装置。
  5. 【請求項５】 上記初期化手段は、リセット信号を受け
    て、当該リセット信号および上記検出結果に応じて、上
    記制御状態レジスタおよび上記入出力手段を初期化する
    請求項１に記載のインターフェース装置。
JP2000246366A 2000-08-15 2000-08-15 インターフェース装置 Pending JP2002063080A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000246366A JP2002063080A (ja) 2000-08-15 2000-08-15 インターフェース装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000246366A JP2002063080A (ja) 2000-08-15 2000-08-15 インターフェース装置

Publications (1)

Publication Number Publication Date
JP2002063080A true JP2002063080A (ja) 2002-02-28

Family

ID=18736693

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000246366A Pending JP2002063080A (ja) 2000-08-15 2000-08-15 インターフェース装置

Country Status (1)

Country Link
JP (1) JP2002063080A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100466328B1 (ko) * 2002-08-27 2005-01-14 현대 이미지퀘스트(주) Ｉ２ｃ 통신의 신뢰성 확보방법
JP2007164765A (ja) * 2005-11-15 2007-06-28 Matsushita Electric Ind Co Ltd Ｉｉｃバス通信システム、スレーブ装置およびｉｉｃバス通信制御方法
EP2608049A1 (en) 2011-12-20 2013-06-26 Fujitsu Limited Control system and relay apparatus
JP5680212B2 (ja) * 2011-09-27 2015-03-04 三菱電機株式会社 スレーブ装置、マスター装置及び通信方法
JP2017504116A (ja) * 2014-01-10 2017-02-02 フィリップス ライティング ホールディング ビー ヴィ マルチマスタバス
US9645898B2 (en) 2013-07-09 2017-05-09 Fujitsu Limited Storage control device and control device for detecting abnormality of signal line

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100466328B1 (ko) * 2002-08-27 2005-01-14 현대 이미지퀘스트(주) Ｉ２ｃ 통신의 신뢰성 확보방법
JP2007164765A (ja) * 2005-11-15 2007-06-28 Matsushita Electric Ind Co Ltd Ｉｉｃバス通信システム、スレーブ装置およびｉｉｃバス通信制御方法
JP5680212B2 (ja) * 2011-09-27 2015-03-04 三菱電機株式会社 スレーブ装置、マスター装置及び通信方法
EP2608049A1 (en) 2011-12-20 2013-06-26 Fujitsu Limited Control system and relay apparatus
US9111052B2 (en) 2011-12-20 2015-08-18 Fujitsu Limited Control system for controlling electronic circuit, and signal relaying apparatus
US9645898B2 (en) 2013-07-09 2017-05-09 Fujitsu Limited Storage control device and control device for detecting abnormality of signal line
JP2017504116A (ja) * 2014-01-10 2017-02-02 フィリップス ライティング ホールディング ビー ヴィ マルチマスタバス

Similar Documents

Publication Publication Date Title
EP1710709B1 (en) Circuit and method of detecting and resolving stuck 12C buses
US20110208885A1 (en) Data bus control method and apparatus
JP2007164765A (ja) Ｉｉｃバス通信システム、スレーブ装置およびｉｉｃバス通信制御方法
US10649820B2 (en) Method of managing event generation for an industrial controller
US20060106578A1 (en) Machine management device, communication line diagnosis device and machine management method
CN110908841B (zh) 一种i2c通信异常恢复方法及装置
EP1237282B1 (en) Circuit for the detection of clock signal period abnormalities
JPH09265436A (ja) データ転送装置
US10986556B2 (en) Circuit for monitoring a data processing system
WO2007030978A1 (fr) Procede, appareil de reinitialisation et equipement pour effectuer la reinitialisation d'un dispositif maitre dans un bus i2c
EP0194674A2 (en) Multiplex transmission system
JP2002063080A (ja) インターフェース装置
US20080244129A1 (en) Master device of two-wire bus providing release function for clock line and method thereof
US10977206B2 (en) Data communication device and method for data communication
CN111522757A (zh) 一种基于i2c总线的中断读取与清除的控制方法
CN107783862B (zh) 一种基于pca9555的8路服务器主从bmc复位控制方法
JP3472891B2 (ja) 制御通信システム
JPH04306029A (ja) 単方向通信における障害装置の特定方法
KR100267344B1 (ko) 에이치.디.엘.씨(hdlc)버스 구조 교환기 시스템의 전송 데이터 충돌 방지 장치 및 그 방법
JPS6188355A (ja) デ−タ処理装置
WO2019159347A1 (ja) 電子機器
KR100466328B1 (ko) Ｉ２ｃ 통신의 신뢰성 확보방법
SU1462317A1 (ru) Устройство дл контрол дискретных объектов
JPS58225738A (ja) 分散形伝送システム
RU1784981C (ru) Устройство дл контрол последовательности прохождени сигналов