KR0121334Y1 - 리세트신호 발생장치 - Google Patents

Abstract

1.청구범위에 기재된 고안이 속한 기술분야:마이크로 프로세서에 사용되는 리세트신호 발생장치에 관한 것이다.

2.고안이 해결하려고 하는 기술적 과제:내부에, 기억 및 로직 오퍼레이션 기능을 가지는 로직회로를 구비한 클리어신호 발생장치를 설치함으로써, 마이크로 프로세서에 이상 또는 스톱상태가 발생했을 때에, 이 로직회로의 처리를 거쳐 적시에 리세트신호가 얻어지고, 이에 따라 마이크로 프로세서를 개시상태로 리세트시켜, 정상기능을 회복시키도록 한 리세트신호 발생장치를 제공함에 있다.

3.고안의 해결방법의 요지:고정클럭신호 출력이 발생하는 클럭신호 발생장치와, 이 클럭신호 발생장치에 전기적으로 접속됨으로써, 이 고정클럭신호에 의거하여 싸이클신호를 발생시키고, 싸이클의 종료 후에 리세트신호를 발신하는 싸이클신호 발생장치와, 이 싸이클신호 발생장치에 전기적으로 접속되는 것에 의해 외부의 입력신호에 의거하여 내부의 로직회로에서 처리된 후, 클리어신호가 발생하여 상기 싸이클신호 발생장치에 사용되는 클리어신호 발생장치를 구비하여 이루어지는 리세트신호 발생장치에 있어서, 이것을 마이크로 프로세서에 적합하게 접속하여 리세트신호를 발생시키게 하고, 이에 따라 마이크로 프로세서를 개시상태로 회복시킴을 특징으로 한다.

Description

리세트신호 발생장치

제1도는 본 고안의 바람직한 일실시예의 회로도.

제2도는 본 고안의 신호타이밍의 일예를 나타낸 타이밍도.

제3도는 종래의 리세트신호 발생장치의 일실시예를 나타낸 도.

제4도는 종래의 리세트신호 발생장치의 신호타이밍의 일예를 나타낸 타이밍도.

본 고안은 신호발생장치에 관한 것으로, 특히 마이크로 프로세서에 사용되는 리세트신호 발생장치에 관한 것이다.

제3도는 종래의 리세트신호 발생장치 1의 동작을 설명하는 것인데, 이 리세트신호 발생장치 1은 제3도에 도시된 바와 같이 바이브레이터 11과, 카운터 12의 조합에 의해 이루어진다. 그리고, 이 바이브레이터 11이 라인 A에서 클럭펄스를 발생하여 출력하는 것에 의해, 카운터 12가 당해 클럭신호에 의거하여 카운트하고, 소정 시간간격 T_WDT의 경과후, 즉 카운터 12에 오버카운트가 발생하거나 사용자의 프리세트의 카운트값에 도달했을 때에 카운트를 정지하고, 라인 B에서 리세트신호를 발신하여 마이크로 프로세서 2를 리세트한다. 단, 카운터 12가 카운트동작을 발생하고, 그 과정에 있어서 라인 C에서의 클리어신호에 대하여 아무런 회로의 처리를 하지 않으면, 이 클리어신호가 그대로 카운터 12에 입력되어, 카운터 12의 동작을 강제적으로 정지시켜서 새로이 카운트를 개시하게 된다.

제4도는 종래 장치에 있어서의 신호간의 타이밍관계를 설명하는 것이다. 제4도에 도시한 바와 같이 카운터가 T_WDT(t0-t1)시간내에 아무런 클리어신호도 입력되어 있지 않으면, 시간 t1이 경과한 후 바로 리세트신호가 발생된다. 한편, 만일 시간 t3일 시에 마이크로 프로세서에 이상 또는 스톱상태가 발생한 경우는 카운터가 시간 t2, t5, t7, t10에서 끊임없이 클리어되고, 동시에 시간 t4, t6, t8, t11에서 새롭게 카운트하기 때문에, 카운터는 적시에 시간 t9에서 마이크로 프로세서를 리세트하는 리세트신호를 발생할 수 없다.

이 종래의 장치에서는, 마이크로 프로세서가 정상상태인 경우에는 계속해서 클리어신호가 발생됨과 동시에 어떠한 회로의 처리도 없이 그대로 카운터에 입력되고, 카운터에 의해 발생되거나 리세트신호가 마이크로 프로세서의 정상적인 동작에 영향을 미치지 않도록, 카운터의 카운트값을 클리어한다. 그러나, 일단 마이크로 프로세서에 이상 또는 스톱상태가 발생하면, 카운터의 클리어동작이 정지되고, 동시에 소정 시간간격이 경과한 후, 카운터에 오버카운트가 발생하거나 사용자에 의해 프리세트된 카운트값에 도달했을 때, 카운터는 바로 리세트신호를 발신하여 마이크로 프로세서를 리세트한다.

그러나, 실무적으로는 일단 마이크로 프로세서에 이상 또는 스톱상태가 발생하면, 종종 카운터의 카운트값의 클리어동작을 정지하지 않고, 계속해서 에러 클리어 신호를 발신하고 있음에도 불구하고, 이 오동작을 억제하는 회로가 없기 때문에 카운터는 적시에 마이크로 프로세서를 리세트하는 리세트신호를 발생할 수 없으며, 그로 인해 사용상의 큰 장해가 되고 있다.

따라서 본 고안의 주된 목적은, 상기 문제점을 해결하기 위하여, 내부에 기억 및 로직 오퍼레이션 기능을 가지는 로직회로를 구비한 클리어신호 발생장치를 설치함으로써, 마이크로 프로세서에 이상 또는 스톱상태가 발생했을 때, 이 로직회로의 처리를 거쳐 적시에 리세트신호가 얻어지며, 이에 따라 마이크로 프로세서를 개시 상태로 리세트시키고, 정상기능을 회복시키게 하는 리세트신호 발생장치를 제공함에 있다.

상기 목적을 달성하기 위해 본 고안의 리세트신호 발생장치는. 고정클럭신호 출력이 발생하는 클럭신호 발생장치와, 이 클럭신호 발생장치에 전기적으로 접속되는 것에 의해, 이 클럭신호 발생장치에 의해 발생된 고정 클럭신호에 의거하여 싸이클신호를 발생시키고, 싸이클의 종료 후 리세트신호를 발신하는 싸이클신호 발생장치와, 이 싸이클신호 발생장치에 전기적으로 접속됨으로써, 외부의 입력신호에 의거하여 내부의 로직회로에서 처리된 후, 클리어신호가 발생하여 상기 싸이클신호발생장치에 사용되는 클리어신호 발생장치를 구비하여 이루어지며, 마이크로 프로세서와 적합하게 접속하여 리세트신호를 발생시키며, 이에 따라 마이크로 프로세서를 개시상태로 회복시키도록 함을 특징으로 하는 것이다.

상기 클럭신호 발생장치는 바이브레이터를 구비하고, 이 바이브레이터에는 상기 싸이클신호 발생장치를 전기적으로 접속됨으로써, 이 싸이클신호 발생장치의 클럭신호 입력으로서 바이브레이팅신호를 제공하는 출력단자가 설치되어 있다.

또, 상기 싸이클신호 발생장치는 카운터를 구비하고, 이 카운터는 상기 고정클럭신호에 의해 카운트 동작을 발생하게 하고, 그리고 소정 시간간격 T_WDT를 경과하더라도 아직 클리어신호의 입력이 없을 경우에는 리세트신호의 출력이 이루어지게 한다.

상기 시간간격이란, 카운터의 오버카운트값 또는 사용자에 의해 프리세트된 카운트값을 가리키는 것이다.

상기 클리어신호 발생장치는 래치회로와 지연회로에 의해 구성된 기억지연 장치를 구비하고 있다.

상기 래치회로는 2개의 NOR게이트에에 의해 구성되고, 이 입력신호를 기억하기 위한 로직회로를 구비하고 있다.

또, 상기 기억지연장치는 다시 이 래치회로에 전기적으로 접속되고, 이에 따라 래치회로의 출력신호를 지연시키는 지연회로를 구비하고 있다.

상기 지연회로로서는 플립플롭, 바람직하게는 D형 플립플롭이 이용된다.

또한 상기 클리어신호 발생장치는 상기 기억지연장치 및 싸이클신호 발생장치에 전기적으로 접속되는 것에 의해, 래치회로의 출력신호에 대해서 로직 오퍼레이션을 행하고, 그 결과를 클리어신호로서 출력하는 로직 오퍼레이션 출력회로를 구비하고 있다.

상기 로직 오퍼레이션을 행한다는 것은, 배타적 또는 논리적 연산을 행하는 것을 의미한다.

본 고안에 관련된 리세트신호 발생장치는 종래의 장치에 클리어신호 발생장치를 부가하고, 이 장치에 있어서의 래치회로의 2입력 단자가 마이크로 프로세서의 2 출력단자에 전기적으로 접속되어 있으므로, 마이크로 프로세서가 정상적인 동작상태에 있을 때는 래치회로의 2입력단자에서 교호적으로 1회의 입력 고전위 펄스신호 동작을 행하여 배타신호를 발생시키는 것에 의해 XOR게이트에 클리어신호 출력을 발생시키고, 이에 따라 카운터의 카운트값을 클리어하여 리세트신호의 발생을 억제한다. 한편, 마이크로 프로세서가 이상 또는 스톱상태에 있을 때는 이미 래치회로의 2입력단자에서 교호적으로 1회의 입력 고전위 펄스신호 동작을 행할 수 없으므로, 에러가 클리어신호의 발생이 보증되고, 카운터가 오버카운트값 또는 사용자에 의해 프리세트된 카운트값에 도달하면, 리세트신호를 발신하고 마이크로 프로세서를 리세트하여 개시상태로 회복시키고 정상기능을 회복시킨다.

이하, 첨부의 도면을 참고하여 본 고안의 바람직한 실시예를 설명한다. 당연한 일이지만, 본 고안은 이 실시예에 한정되는 것이 아니라, 본 고안의 기술적 사상을 일탈하지 않는 한, 여러가지 설계변경이 허용되는 것은 말할 것도 없다.

제1도는 본 고안의 바람직한 일 실시예를 나타내는 회로도이다. 제1도에 있어서, 3은 리세트신호 발생장치, 4는 마이크로 프로세서이며, 그중 리세트신호 발생 장치 3은 바이브레이터인 클럭신호 발생장치 31과, 카운터인 싸이클신호 발생장치 32와, 클리어신호 발생장치 33을 구비하여 이루어진다. 이 클리어신호 발생장치 33은 기억지연 장치 331과 XOR게이트인 로직 오퍼레이션 출력회로 332를 구비하며, 그 중 기억지연장치 331은 또 래치회로 3311과, D형 플립플롭인 지연회로 3312를 구비하고 있다. 또한, 제1도에 도시된 바와 같이, 이 래치회로 3311은 NOR게이트 33111과 NOR게이트 33112의 2로직 게이트에 의해 구성되어 있다.

그런데, 상기 바이브레이터 31과 카운터 32는 종래의 장치에 이용되고 있는 것으로, 동작이 주지의 사항이므로 그 설명을 생략한다. 본 고안에 관련된 리세트신호 발생장치의 주된 특징은 이들 공지의 장치에 클리어신호 발생장치를 부가한 것과, 이 장치에서의 래치회로 3311의 2입력단자 S, R이 마이크로 프로세서 4의 2출력단자에 전기적으로 접속되어 있는 것에 있으므로, 이들을 중심으로 본 고안의 리세트신호 발생장치의 동작원리를 설명한다.

즉, 마이크로 프로세서 4가 정상적인 동작상태에 있을 때는 래치회로 3311의 2입력단자 S, R에 있어서 교호적으로 1회의 입력고전위 펄스신호 동작을 행하고, 마이크로 프로세서 4가 2입력단자 중의 일단자에서 처음으로 신호가 입력되었을 때, 래치회로 3311의 작용에 의해 그 결과, 즉 I개소의 신호를 라인 I₁및 I₂에서 유지시키고, 마이크로 프로세서 4가 제 2회째에 신호를 입력했을 때는 이 입력신호가 래치회로 3311의 다른 일입력단자로부터 입력되므로, 이 경우 I개소에서 전위의 전환상태(즉, 고전위로부터 저전위로, 또는 저전위로부터 고전위로 전환)가 발생하고, 그 결과가 보다 신속하게 D형 플립플롭 3312의 지연이 없는 라인 I₁에 도달하고, 이와 동시에 라인 I₂에서는 여전히 전회의 입력동작을 행한 결과, 즉 I개소에서의 전위전환 전의 상태를 유지하고 있으므로, 배타신호가 발생되고, 이 배타신호에 의해 XOR게이트 332가 라인 C에서 클리어신호 출력이 발생하여 카운터의 카운트값을 클리어하고, 리세트신호의 발생을 억제한다.

한편, 마이크로 프로세서 4가 이상 또는 스톱상태가 발생했을 경우, 래치회로 3311의 2입력단자에서 교호적으로 1회의 입력고전위 펄스신호 동작을 행할 수 없으므로, 라인 C에 에러가 없는 클리어신호의 발생이 보증되고, 카운터 32의 카운트값이 오버카운트 또는 사용자에 의해 프리세트된 카운트값에 도달하면, 리세트신호가 발생되고, 마이크로 프로세서 4를 리세트하여 개시상태로 돌아가게 하고, 정상기능으로 회복시킨다.

제2도는 신호타이밍의 일예를 나타낸 타이밍도로, 이것에 의해 본 고안에 있어서의 각 신호간의 동작관계를 보다 상세하게 설명한다.

제2도에 있어서, 마이크로 프로세서 4가 시간 t0일 때 이상이 발생하고, 동시에 입력단자 R에서 시간 t1일 때부터 계속하여 에러 클리어신호가 입력되면, 본 고안의 회로는 카운터 32의 카운트동작에 영향을 주지 않음을 보증하고, 그리고 T_WDT의 시간간격이 종료된 후, 시간 t2일 때에 리세트신호가 발생하여 마이크로 프로세서 4를 리세트한다. 그러나, 마이크로 프로세서가 정상적인 동작상태에 있을 경우, 시간 t3, t4에 있어서 래치회로 3311의 2입력단자에 교호적으로 고전위 펄스신호가 입력되었을 때, 라인 I₂에 있어서의 신호는 시간 t5일 때에 클리어신호의 출력이 발생하여 카운터 32를 클리어한다. 또, 시간 t7, t8, t9일 때도 상기의 시간 t3, t4, t5일 때와 같은 신호동작을 행한다. 그리고, 카운터 32는 클리어신호의 영향을 받아, 시간 t8, t11에서 새로이 카운트한다.

또한, D형 플립플롭 3312의 동작이 라인 W의 신호에 의해 규제되므로, 라인 W에 고전위 펄스신호가 입력되었을 때, 비로서 I 개소의 신호를 라인 I₂에 전송할 수 있고, 지연효과를 형성한다. 이것은 제4도의 시간 t6, t10에 도시된 바와 같다.

상기에 나타낸 실시예는 본 고안의 바람직한 일 실시예에 지나지 않으며, 이 실시예에 있어서의 각 부분의 회로는 다른 균등한 소자 또는 회로로 바꿀 수 있다. 예를 들면, 카운터 32는 업 카운터 또는 다운 카운터 혹은 타이머로 교환할 수 있고, XOR게이트 332는 AND게이트, OR게이트 및 NOT게이트 혹은 NAND게이트에 의해 구성된 회로로 치환할 수 있으며, 그 외에 D형 플립플롭 3312도 다른 형태의 플립플롭 및 로직 게이트에 의해 구성될 수 있다. 바꿔 말하면, 상기에 개시된 고안의 정신에 합치하는 실시방법이라면, 가격 및 그 밖의 인자를 고려하여 적절히 조합할 수 있다.

Claims (7)

1. 고정클럭신호 출력이 발생되는 클럭신호 발생장치와, 이 클럭신호 발생장치에 전기적으로 접속되는 것에 의해, 상기 고정클럭신호에 의거하여 싸이클신호를 발생시키고, 싸이클의 종료 후에 리세트신호를 발신하는 싸이클신호 발생장치와, 이 싸이클신호 발생장치에 전기적으로 접속되는 것에 의해 외부의 입력신호에 의거하여 내부의 로직회로에서 처리된 후, 클리어신호가 발생하여 상기 싸이클신호 발생장치에 사용되는 클리어신호 발생장치를 구비하며, 마이크로 프로세서와 적합하게 접속하여 리세트신호를 발생시키고, 상기 마이클 프로세서를 개시상태로 회복시키도록 함을 특징으로 하는 리세트신호 발생장치.
2. 제1항에 있어서, 상기 클럭신호 발생장치는 바이브레이터를 구비하고, 이 바이브레이터에는 상기 싸이클신호 발생장치에 전기적으로 접속됨으로써, 이 싸이클신호 발생장치의 클럭신호 입력으로서 바이브레이팅신호를 제공하는 출력단자가 구비되어 있음을 특징으로 하는 리세트신호 발생장치.
3. 제1항에 있어서, 상기 싸이클신호 발생장치는 카운터를 구비하고, 이 카운터는 상기 고정클럭신호에 의해 카운터에 카운트동작을 발생하게 하고, 그리고 소정 시간간격(T_WDT)을 경과, 예를 들면 카운터의 오버카운트 값, 또는 사용자에 의해 프리세트된 카운트값에 도달하더라도 아직 클리어신호의 입력이 없는 경우에는 리세트신호의 출력이 발생함을 특징으로 하는 리세트신호 발생장치.
4. 제1항에 있어서, 상기 클리어신호 발생장치는, 상기 입력신호를 기억하기 위한 래치회로와, 이 래치회로에 전기적으로 접속하여 이 래치회로의 출력신호를 지연시키는 지연회로에 의해 구성된 기억지연장치를 구비함을 특징으로 하는 리세트신호 발생장치.
5. 제4항에 있어서, 상기 래치회로는 2개의 NOR게이트에 의해 구성된 로직회로를 구비하고, 상기 지연회로는 플립플롭, 바람직하게는 D형 플립플롭이 사용됨을 특징으로 하는 리세트신호 발생장치.
6. 제4항에 있어서, 상기 클리어신호 발생장치는 또한 상기 기억지연장치 및 싸이클신호 발생장치에 전기적으로 접속됨으로써 래치회로의 출력신호에 대하여 로직 오퍼레이션을 행하고, 그 결과를 클리어신호로서 출력하는 로직 오퍼레이션 출력회로를 구비하고, 이 로직 오퍼레이션 출력회로는 XOR게이트임을 특징으로 하는 리세트신호 발생장치.
7. 제6항에 있어서, 상기 로직 오퍼레이션을 행하는 것은, 배타적 또는 로직적 연산을 행하는 겻을 의미함을 특징으로 하는 리세트신호 발생장치.