KR100468677B1

KR100468677B1 - 리셋 신호 인터페이스 장치 및 방법

Info

Publication number: KR100468677B1
Application number: KR1019970039649A
Authority: KR
Inventors: 엄재석
Original assignee: 삼성전자주식회사
Priority date: 1997-08-20
Filing date: 1997-08-20
Publication date: 2005-04-06
Also published as: KR19990016919A

Abstract

리셋 신호 인터페이스 장치 및 방법이 개시된다. 구동 전력이 입력되었을 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 이 장치는, 외부로부터 입력된 외부 리셋 신호의 상승 및 하강 엣지들을 검출하고, 검출된 엣지 신호를 출력하는 엣지 검출 수단 및 엣지 신호에 응답하여 전력 온 리셋 신호의 위상을 반전시키고, 반전된 전력 온 리셋 신호를 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력하는 위상 반전 수단을 구비하는 것을 특징으로 한다. 그러므로, 서로 다른 시스템들간의 리셋 신호의 레벨이 다르다 할지라도 그 시스템들이 리셋 신호를 서로 인식할 수 있도록 하는 효과가 있다.

Description

리셋 신호 인터페이스 장치 및 방법

본 발명은 리셋 기능을 갖는 모든 시스템에 관한 것으로서, 특히, 리셋 기능을 갖는 시스템과 리셋 신호를 발생하는 시스템간의 리셋 신호 인터페이싱을 수행하는 리셋 신호 인터페이스 장치 및 방법에 관한 것이다.

종래의 리셋 기능을 갖는 제1 시스템은 "고" 인에이블 또는 "저" 인에이블로 고정된 리셋 신호에 의해 리셋되기 때문에 제1 시스템을 리셋 시키기 위해 제2 시스템으로부터 입력되는 리셋 신호의 인에이블 레벨이 제1 시스템의 인에이블 레벨과 다를 경우, 제1 시스템의 외부 또는 제2 시스템의 외부에 인버터를 부착하여 리셋 신호의 서로 다른 레벨을 동일하게 맞추어 주어야 했다.

예를 들면, 리셋 신호의 인에이블 위상이 "저"레벨인 제1 집적회로와 "고" 인에이블의 리셋 신호를 출력하는 제2 집적회로를 인터페이싱하면, 서로간의 리셋 신호의 인에이블 위상이 달라서 동작하지 않게 된다. 즉, 제2 집적회로가 "고" 인에이블의 리셋 신호를 제1 집적회로로 내보내면 제1 집적회로에 리셋이 걸려 제1 집적회로가 초기화되어야 하나, 제1 집적회로는 "저" 인에이블의 리셋 신호에 응답하여 초기화되기 때문에 리셋이 되지 않는 문제점이 있었다. 따라서, 사용자는 제2 집적회로의 리셋 출력 핀과 제1 집적회로의 리셋 입력 핀 사이에 인버터를 부착하여 두 집적회로간의 리셋 신호의 위상을 동일하게 해 주어야 하는 번거로운 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 시스템들간의 리셋 신호 인에이블 레벨이 달라도 그 시스템들이 서로 리셋 신호를 인식할 수 있도록 하는 리셋 신호 인터페이스 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 리셋 신호 인터페이스 장치에서 수행되는 리셋 신호 인터페이스 방법을 제공하는 데 있다.

상기 과제를 이루기 위해, 구동 전력이 입력되었을 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 상기 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 본 발명에 의한 리셋 신호 인터페이스 장치는, 외부로부터 입력된 외부 리셋 신호의 상승 및 하강 엣지들을 검출하고, 검출된 엣지 신호를 출력하는 엣지 검출 수단 및 상기 엣지 신호에 응답하여 상기 전력 온 리셋 신호의 위상을 반전시키고, 반전된 상기 전력 온 리셋 신호를 상기 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력하는 위상 반전 수단으로 구성되는 것이 바람직하다.

상기 다른 과제를 이루기 위해, 구동 전력이 입력될 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 상기 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 본 발명에 의한 리셋 신호 인터페이스 방법은, 상기 전력 온 리셋 신호에 의한 상기 시스템의 리셋이 종료되었는가를 계속적으로 판단하는 단계와, 상기 전력 온 리셋 신호에 의한 상기 시스템의 리셋이 종료되었으면, 소정 시간이 경과되었는가를 계속적으로 판단하는 단계와, 상기 소정 시간이 경과되었으면, 외부로부터 입력된 외부 리셋 신호의 엣지를 검출하여 엣지 신호를 구하는 단계 및 상기 엣지 신호에 의해 상기 전력 온 리셋 신호의 위상을 반전하여 상기 시스템을 리셋시키기 위한 내부 리셋 신호를 구하는 단계로 이루어지는 것이 바람직하다.

본 발명의 이해를 돕기 위해, 전력 온 리셋부를 포함하며 리셋 기능을 갖는 제1 시스템과 제1 시스템을 리셋시키기 위한 외부 리셋 신호를 제1 시스템으로 출력하는 제2 시스템이 있다고 가정한다.

이하, 본 발명에 의한 리셋 신호 인터페이스 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 본 발명에 의한 리셋 신호 인터페이스 장치를 설명하기 위한 블럭도로서, 본 발명에 의한 리셋 신호 인터페이스 장치(10)를 구성하는 엣지 검출부(12) 및 위상 반전부(14)와 전력 온 리셋부(20)로 구성된다.

도 1에 도시된 전력 온 리셋부(20)는 입력단자 IN2를 통해 입력한 구동 전력에 응답하여 전력 온 리셋 신호(PORIN:Power On Reset signal)를 발생하고, 발생된 전력 온 리셋 신호를 출력단자 OUT2를 통해 출력한다. 즉, 제1 시스템을 구동시키기 위한 전원인 구동 전력이 제1 시스템으로 입력되면, 전력 온 리셋부(20)는 소정 시간동안 전력 온 리셋 신호를 발생한 후 자동적으로 전력 온 리셋 신호를 풀어서 제1 시스템이 정상적으로 동작될 수 있도록 한다.

이 때, 본 발명에 의한 리셋 신호 인터페이스 장치(10)의 엣지 검출부(12)는 제2 시스템으로부터 입력단자 IN1을 통해 입력된 외부 리셋 신호의 상승 및 하강 엣지들을 검출하고, 검출된 엣지 신호를 위상 반전부(14)로 출력한다. 위상 반전부(14)는 엣지 검출부(12)에서 검출된 엣지 신호에 응답하여 전력 온 리셋 신호(POR)의 위상을 반전시키고, 위상이 반전된 전력 온 리셋 신호를 제1 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력단자 OUT1을 통해 출력한다. 여기서, 전술한 본 발명에 의한 리셋 신호 인터페이스 장치는 제1 시스템에 포함될 수도 있고, 제1 시스템과 제2 시스템의 사이에 존재할 수도 있다.

도 1에 도시된 본 발명에 의한 리셋 신호 인터페이스 장치의 실시예들을 다음과 같이 설명한다.

도 2는 도 1에 도시된 리셋 신호 인터페이스 장치(10)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 엣지 검출부(40)를 구성하는 D 플립플롭(42) 및 제1 XOR 게이트(44), 위상 반전부(46)를 구성하는 T 플립플롭(48), 제1 NOR 게이트(50) 및 제1 인버터(52)로 구성된다.

도 3 (a) ∼ (f)들은 도 2에 도시된 리셋 신호 인터페이스 장치의 각 부의 파형도들이다.

도 2에 도시된 엣지 검출부(40) 및 위상 반전부(46)들은 도 1에 도시된 엣지 검출부(12) 및 위상 반전부(14)와 각각 동일한 동작을 수행한다. 즉, 엣지 검출부(40)의 D 플립플롭(42)은 입력단자 IN1을 통해 도 3 (c) 또는 도 3 (d)에 도시된 외부 리셋 신호를 도 3 (a)에 도시된 시스템 클럭 신호(CK)에 응답하여 입력하고, 입력한 외부 리셋 신호를 도 3 (a)에 도시된 시스템 클럭 신호에 응답하여 출력한다. 제1 XOR 게이트(44)는 D 플립플롭(42)의 정출력(Q)과 입력단자 IN1을 통해 입력되는 도 3 (c) 또는 도 3 (d)에 도시된 외부 리셋 신호를 배타적 논리합하고, 그 결과를 외부 리셋 신호의 엣지 성분을 나타내는 도 3 (e)에 도시된 엣지 신호로서 출력한다. 여기서, 도 3 (c)에 도시된 외부 리셋 신호의 인에이블 레벨은 "고"레벨이고, 도 3 (d)에 도시된 외부 리셋 신호의 인에이블 레벨은 "저"레벨이다.

한편, T 플립플롭(48)은 도 1에 도시된 전력 온 리셋부(20)로부터 출력되는 도 3 (b)에 도시된 전력 온 리셋 신호(PORIN)에 응답하여 리셋되고, 제1 XOR 게이트(44)로부터 출력되는 도 3 (e)에 도시된 엣지 신호를 클럭 입력하며, 정출력 단자(Q)를 통해 내부 리셋 신호를 제1 시스템의 리셋 단자로 출력한다. 즉, T 플립플롭(48)은 제1 XOR 게이트(44)로부터 출력되는 엣지 신호에 응답하여 내부 리셋 신호의 위상을 역전시킨다. 이 때, 내부 리셋 신호는 제1 NOR 게이트(50)에서 전력 온 리셋 신호(PORIN)와 반전 논리합되고, 그 결과가 다시 인버터(52)에서 반전되어, 반전된 도 3 (f)에 도시된 리셋신호가 제1 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력단자 OUT를 통해 출력될 수도 있다.

도 4는 도 2에 도시된 D 플립플롭(42)의 회로도로서, 인버터들(I1, I2, I3, I4 및 I5) 및 전송 게이트들(T1, T2, T3 및 T4)로 구성된다.

도 4를 참조하면, 인버터(I1)는 시스템 클럭 신호(CK)를 반전하여 출력하고, 전송 게이트(T1)는 데이타 입력단자(D)로 입력된 외부 리셋 신호를 인버터(I1)의 출력 및 시스템 클럭 신호(CK)들에 응답하여 인버터(I2)로 전송한다. 인버터(I2)는 전송 게이트(T1)의 출력을 반전하여 전송 게이트(T3)로 출력하고, 전송 게이트(T3)는 인버터(I1)의 출력 및 시스템 클럭 신호(CK)에 응답하여 인버터(I2)의 출력을 인버터(I4)로 출력한다. 인버터(I4)는 전송 게이트(T3)의 출력을 반전하여 정 출력단자(Q)를 통해 제1 XOR 게이트(44)로 출력한다.

도 5는 도 1에 도시된 리셋 신호 인터페이스 장치(10)의 본 발명에 의한 다른 실시예의 회로도로서, 엣지 검출부(60)를 구성하는 인버터(62) 및 제2 XOR 게이트(64), 위상 반전부(66)를 구성하는 T 플립플롭(68), 제2 NOR 게이트(70) 및 인버터(72)로 구성된다.

도 6 (a) ∼ (e)들은 도 5에 도시된 리셋 신호 인터페이스 장치의 각 부의 파형도들이다.

도 5에 도시된 엣지 검출부(60) 및 위상 반전부(66)들은 도 1에 도시된 엣지 검출부(12) 및 위상 반전부(14)와 각각 동일한 동작을 수행한다. 즉, 엣지 검출부(60)의 인버터(62)는 입력단자 IN1을 통해 도 6 (b) 또는 도 6(c)에 도시된 외부 리셋 신호를 반전하여 출력한다. 제2 XOR 게이트(64)는 인버터(62)의 출력과 입력단자 IN1을 통해 입력되는 도 6 (b) 및 도 6 (c)에 도시된 외부 리셋 신호를 배타적 논리합하고, 그 결과를 외부 리셋 신호의 엣지 성분을 나타내는 도 6 (d)에 도시된 엣지 신호로서, 인버터(62)에서 외부 리셋 신호가 지연되는 시간(74)동안 출력한다. 여기서, 도 6 (b)에 도시된 외부 리셋 신호의 인에이블 레벨은 "저"레벨이고, 도 6 (c)에 도시된 외부 리셋 신호의 인에이블 레벨은 "고"레벨이다.

한편, T 플립플롭(68), 제2 NOR 게이트(70) 및 인버터(72)들은 도 2에 도시된 T 플립플롭(48), 제1 NOR 게이트(50) 및 인버터(52)들과 각각 동일한 기능을 수행한다. 즉, T 플립플롭(68)은 도 1에 도시된 전력 온 리셋부(20)로부터 출력되는 도 6 (a)에 도시된 전력 온 리셋 신호(PORIN)에 응답하여 리셋되고, 제2 XOR 게이트(64)로부터 출력되는 도 6 (d)에 도시된 엣지 신호를 클럭 입력하며, 정출력 단자(Q)를 통해 내부 리셋 신호를 제1 시스템의 리셋 단자(미도시)로 출력한다. 즉, T 플립플롭(68)은 제2 XOR 게이트(64)로부터 출력되는 엣지 신호에 응답하여 내부 리셋 신호의 위상을 역전시킨다. 이 때, 내부 리셋 신호는 제2 NOR 게이트(70)에서 전력 온 리셋 신호(PORIN)와 반전 논리합되고, 그 결과가 다시 인버터(72)에서 반전되어, 반전된 도 6 (e)에 도시된 리셋신호가 제1 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력단자 OUT를 통해 출력될 수도 있다.

도 7은 도 2 또는 도 5에 도시된 T 플립플롭(48 또는 68)의 회로도로서, 인버터들(I6, I7, I8, I9, I10 및 I11), 전송 게이트들(T5, T6, T7 및 T8) 및 NAND 게이트들(80 및 82)로 구성된다.

도 7에 도시된 T 플립플롭의 동작을 개략적으로 살펴보면, 인버터(I6)는 시스템 클럭 신호(CK)를 반전하여 출력한다. 이 때, 인버터(I8)는 제1 NAND 게이트(80)의 출력을 반전하여 출력하고, 전송 게이트(T6)는 인버터(I6)의 출력 및 시스템 클럭 신호(CK)에 응답하여 인버터(I8)의 출력을 전송 게이트(T5) 및 제1 NAND 게이트(80)로 출력한다. 제1 NAND 게이트(80)는 인버터(I7)의 출력과 전송 게이트(T6)의 출력을 반전 논리곱하고, 그 결과를 인버터(I8) 및 전송 게이트(T7)로 출력한다. 전송 게이트(T5)는 시스템 클럭 신호(CK) 및 인버터(I6)의 출력들에 응답하여 전송 게이트(T6)의 출력을 인버터(I11)로 출력하고, 인버터(I11)는 전송 게이트(T5)의 출력을 반전하여 정 출력단자(Q)를 통해 내부 리셋 신호로서 출력한다.

결국, 전술한 본 발명에 의한 리셋 신호 인터페이스 장치에서, 전력 온 리셋 신호가 인에이블 상태일 때는 엣지 신호가 발생하여도 내부 리셋 신호의 위상은 변하지 않고, 제1 시스템은 리셋 상태를 유지한다. 그러나, 전력 온 리셋 신호가 디스에이블로 되면 외부 리셋 신호에 의해 제1 시스템의 리셋 기능이 제어된다.

이하, 본 발명에 의한 리셋 신호 인터페이스 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 8은 본 발명에 의한 리셋 신호 인터페이스 방법을 설명하기 위한 플로우차트로서, 전력 온 리셋 신호에 의한 리셋이 종료된 후 소정 시간이 지난후에 외부 리셋 신호의 엣지를 검출하는 단계(제90 ∼ 제94단계) 및 엣지 신호에 상응하여 내부 리셋 신호를 구하는 단계(제96단계)로 이루어진다.

먼저, 전력 온 리셋 신호에 의해 제1 시스템이 리셋되는 전력 온 리셋 동작이 완료되었는가를 판단한다(제90단계). 즉, 도 3 (f)에 도시된 구간(54)에서는 전력 온 리셋 신호에 의해 제1 시스템이 리셋되는 구간으로서, 제1 시스템이 정상적으로 동작하지 않는 구간이며, 제90단계에서는 도 3 (f)에 도시된 구간(54)이 끝났는가를 판단한다.

만일, 전력 온 리셋(POR) 동작이 종료되었으면, 소정 시간이 경과되었는가를 판단한다(제92단계). 이 소정 시간은 전력 온 리셋 신호가 인에이블 상태에서 디스에이블 상태로 변하는 시간을 기준으로 도 2에 도시된 회로의 경우 기준 시간 전/후로 최소 1 클럭 시간이고, 도 5에 도시된 회로의 경우 인버터(62)에서 지연되는 1 지연 시간이다. 이는 제2 시스템으로부터 입력되는 외부 리셋 신호가 "고" 레벨 인에이블 신호인지 "저" 레벨 인에이블 신호인지를 제1 시스템이 인식하기 위해서 전력 온 리셋 동작이 종료된 후에, 반드시 소정 시간이 경과되어야 하기 때문이다.

소정 시간이 경과한 후에, 본 발명에 의한 리셋 신호 인터페이스 방법에서는 제2 시스템으로부터 출력되는 외부 리셋 신호의 엣지를 검출한다(제94단계). 이는 외부 리셋 신호의 인에이블 레벨과 무관하게 제1 시스템을 리셋시키기 위한 내부 리셋 신호를 만들기 위해서이다.

제94단계후에, 엣지 신호에 상응하여 전력 온 리셋 신호의 위상을 반전시켜, 내부 리셋 신호를 구한다(제96단계). 즉, 엣지 신호가 발생될 때만 전력 온 리셋 신호의 위상을 반전시키고, 위상이 반전된 전력 온 리셋 신호를 내부 리셋 신호로서 출력한다.

전술한 제2 시스템은 마이크로 프로세서등과 같이 리셋 신호를 발생하는 장치이고, 제1 시스템은 마이크로 프로세서로부터 리셋 신호를 입력하여 리셋 기능을 수행하는 장치일 수도 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 리셋 신호 인터페이스 장치 및 방법은 서로 다른 시스템들간의 리셋 신호의 레벨이 다르다 할지라도 그 시스템들이 리셋 신호를 서로 인식할 수 있도록 하는 효과가 있다.

도 1은 본 발명에 의한 리셋 신호 인터페이스 장치를 설명하기 위한 블럭도이다.

도 2는 도 1에 도시된 리셋 신호 인터페이스 장치의 본 발명에 의한 바람직한 일실시예의 회로도이다.

도 4는 도 2에 도시된 D 플립플롭의 회로도이다.

도 5는 도 1에 도시된 리셋 신호 인터페이스 장치의 본 발명에 의한 다른 실시예의 회로도이다.

도 7은 도 2 또는 도 5에 도시된 T 플립플롭의 회로도이다.

도 8은 본 발명에 의한 리셋 신호 인터페이스 방법을 설명하기 위한 플로우차트이다.

Claims

구동 전력이 입력되었을 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 상기 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 리셋 신호 인터페이스 장치에 있어서,

외부로부터 입력된 외부 리셋 신호의 상승 및 하강 엣지들을 검출하고, 검출된 엣지 신호를 출력하는 엣지 검출 수단; 및

상기 엣지 신호에 응답하여 상기 전력 온 리셋 신호의 위상을 반전시키고, 반전된 상기 전력 온 리셋 신호를 상기 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력하는 위상 반전 수단을 구비하는 것을 특징으로 하는 리셋 신호 인터페이스 장치.
제1항에 있어서, 상기 엣지 검출 수단은

상기 외부 리셋 신호를 데이타 입력하고, 시스템 클럭을 클럭 입력하는 D 플립플롭; 및

상기 D 플립플롭의 정출력과 상기 외부 리셋 신호를 배타적 논리합하고, 그 결과를 상기 엣지 신호로서 출력하는 제1 배타적 논리합 수단을 구비하는 것을 특징으로 하는 리셋 신호 인터페이스 장치.
제1항에 있어서, 상기 엣지 검출 수단은

상기 외부 리셋 신호를 반전하여 출력하는 반전 수단; 및

상기 반전 수단의 출력과 상기 외부 리셋 신호를 배타적 논리합하고, 그 결과를 상기 엣지 신호로서 출력하는 제2 배타적 논리합 수단을 구비하는 것을 특징으로 하는 리셋 신호 인터페이스 장치.
제1내지 제3항들중 어느 항에 있어서, 상기 위상 반전 수단은

상기 전력 온 리셋 신호에 응답하여 리셋되고, 상기 엣지 신호를 클럭 입력하고, 상기 내부 리셋 신호를 정출력하는 T 플립플롭을 구비하는 것을 특징으로 하는 리셋 신호 인터페이스 장치.
제4항에 있어서, 상기 리셋 신호 인터페이스 장치는 상기 내부 리셋 신호와 상기 전력 온 리셋 신호를 논리합하는 논리합 수단을 더 구비하고, 상기 시스템은 상기 논리합 수단의 결과에 응답하여 리셋되는 것을 특징으로 하는 리셋 신호 인터페이스 장치.
제1항에 있어서, 상기 외부 리셋 신호는 마이크로 프로세서로부터 출력되는 것을 특징으로 하는 리셋 신호 인터페이스 장치.
제1항에 있어서, 상기 리셋 신호 인터페이스 장치는 상기 시스템에 포함되는 것을 특징으로 하는 리셋 신호 인터페이스 장치.
구동 전력이 입력될 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 상기 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 리셋 신호 인터페이스 방법에 있어서,

상기 전력 온 리셋 신호에 의한 상기 시스템의 리셋이 종료되었는가를 계속적으로 판단하는 단계;

상기 전력 온 리셋 신호에 의한 상기 시스템의 리셋이 종료되었으면, 소정 시간이 경과되었는가를 계속적으로 판단하는 단계;

상기 소정 시간이 경과되었으면, 외부로부터 입력된 외부 리셋 신호의 엣지를 검출하여 엣지 신호를 구하는 단계; 및

상기 엣지 신호에 의해 상기 전력 온 리셋 신호의 위상을 반전하여 상기 시스템을 리셋시키기 위한 내부 리셋 신호를 구하는 단계를 구비하는 것을 특징으로 하는 리셋 신호 인터페이스 방법.