KR0116545Y1 - 마스터 및 슬레이브 보드용 제어 신호 발생회로 - Google Patents
마스터 및 슬레이브 보드용 제어 신호 발생회로Info
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- KR0116545Y1 KR0116545Y1 KR2019930029575U KR930029575U KR0116545Y1 KR 0116545 Y1 KR0116545 Y1 KR 0116545Y1 KR 2019930029575 U KR2019930029575 U KR 2019930029575U KR 930029575 U KR930029575 U KR 930029575U KR 0116545 Y1 KR0116545 Y1 KR 0116545Y1
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Abstract
본 고안은 마스터 및 슬레이브 보드용 제어신호 발생회로에 관한 것으로, 특히 하드웨어의 신뢰성을 높이기 위해 하드웨어를 마스터 및 슬레이브 회로의 이중 구성을 갖는 이중화 회로에 프로세서가 없거나 프로세서에 의한 제어가 용이하지 않은 상태에서 마스터 및 슬레이브 회로를 선택적으로 동작시키기 위한 마스터 및 슬레이브 보드용 제어신호 발생회로에 관한 것이다.
본 고안의 마스터 및 슬레이브 보드용 제어신호 발생회로는 인가되는 패어액티브 신호()를 반전시키기 위한 제 1반전기(1)와, 페어인젝션 신호()가 일측입력단자에 인가되고 타측입력단자에 마스터 / 슬레이브 신호()가 인가되는 EXOR 게이트(2)와, 상기 페어 인젝션 신호()가 입력되는 제 2인버터(3)와, 제 2인버터(3)의 출력이 일측 입력단자에 인가되고 상기 마스터/슬레이브 신호()가 타측 입력단자에 인가되는 OR 게이트(4)와, 상기 EXOR 게이트와 OR 게이트의 출력이 인가되는 AND 게이트와, 상기 AND 게이트(5)의 출력을 상기 제 1인버터(1)의 출력에 따라 발행하는 제 1버퍼(6)와, 액티브 상태에 있는 보드에 하드웨어적인 오류가 발생할 경우 스탠바이 상태의 보드를 액티브 상태로 하기 위한 제어 신호를 출력하기 위한 하드웨어 오류 감시수단(7)과, 상기 하드웨어 오류 감시수단(7)의 제어신호에 따라 상기 제 1버퍼(6)의 출력을 발생시켜 셀프 액티브 신호()를 출력하는 제 2버퍼(8)와, 상기 하드웨어 오류 감시수단(7)의 제어신호에 따라 셀프 인젝션 신호(
Description
제1도는 본 고안에 따른 마스터 및 슬레이브 보드용 제어신호 발생회로의 구성을 나타낸 회로도이다.
*도면내 주요 부분에 대한 부호 설명*
1 : 제 1인버터2 : EXOR 게이트
3 : 제 2인버터4 : OR 게이트
5 : AND 게이트6 : 제 1버퍼
7 : 하드웨어 오류감시회로8 : 제 2버퍼
9 : 제 3버퍼 71 : 제 4버퍼
73 : 하드웨어 워치도그 75 : 카운터
본 고안은 마스터 및 슬레이브 보드용 제어신호 발생회로에 관한 것으로, 특히 하드웨어의 신뢰성을 높이기 위해 하드웨어를 마스터 및 슬레이브 회로의 이중 구성을 갖는 이중화 회로에 프로세서가 없거나 프로세서에 의한 제어가 용이하지 않은 상태에서 마스터 및 슬레이브 회로를 선택적으로 동작시키기 위한 마스터 및 슬레이브 보드용 제어신호 발생회로에 관한 것이다.
종래의 하드웨어의 신뢰성 향상을 위한 방안으로는 프로세서가 개입하여 복잡하게 구성하여 운영되는 이중화 구조가 대부분이었다.
이러한 이중화 구조는 이중화의 정도에 따라 아주 복잡하게 구성되거나 비용이 많이 들게 된다.
또한 이 경우 프로세서에 의한 제어가 용이하지 않거나 프로세서가 없는 경우에 이중화 회로를 구성하는 마스터 및 슬레이브 회로를 신뢰성있게 선택적으로 동작시키기 위한 제어신호를 발생하는 회로가 필요하다.
따라서 본 고안은 프로세서가 없거나 프로세서에 의한 제어가 용이하지 않은 상태에서 이중화 회로를 구성하는 마스터 및 슬레이브 회로를 신뢰성 있게 선택적으로 동작시키기 위한 마스터 및 슬레이브 보드 제어신호 발생회로를 제공하는 것이 본 고안의 목적이다.
상기한 목적을 달성하기 위하여 본 고안은 인가되는 패어 액티브 신호()를 반전시키기 위한 제 1반전기와, 페어인젝션 신호()가 일측 입력단자에 인가되고 타측입력단자에 마스터 / 슬레이브 신호()가 인가되는 EXOR 게이트와, 상기 페어 인젝션 신호()가 입력되는 제 2인버터와, 제 2인버터의 출력이 일측 입력단자에 인가되고 상기 마스터 / 슬레이브 신호()가 타측 입력단자에 인가되는 OR게이트와, 상기 AND 게이트의 출력을 상기 제 1인버터의 출력에 따라 발행하는 제 1버퍼와, 액티브 상태에 있는 보드에 하드웨어적인 오류가 발생할 경우 스탠바이 상태의 보드를 액티브 상태로 하기 위한 제어신호를 출력하기 위한 하드웨어 오류 감시수단과 상기 하드웨어 오류 감시수단의 제어신호에 따라 상기 제 1버퍼의 출력을 발생시켜 셀프 액티브 신호()를 출력하는 제 2버퍼와, 상기 하드웨어 오류 감시수단의 제어신호에 따라 셀프 인젝션 신호()를 출력하는 제 3버퍼로 구성되어, 상기 제 1버퍼출력으로부터 마스터 및 슬레이브 보드용 제어신호()가 출력되는 것을 특징으로 하는 마스터 및 슬레이브 보드용 제어신호 발생회로를 제공한다.
이하에 첨부도면을 참고하여 본 고안을 더욱 상세하게 설명한다.
제 1도에는 본 고안의 바람직한 일실시예에 따른 마스터 및 슬레이브 보드용 제어신호 발생회로가 도시되어 있다.
제 1도를 참고하면 본 고안은 패어 액티브(pair active)신호()가 인가되는 제 1인버터(1)와, 페어 인젝션(pair injection) 신호()가 일측 입력단자에 인가되고 타측입력단자에 마스터/슬레이브(master/slave)신호 ()가 인가되는 EXOR 게이트(2)와, PAIRINJ가 입력에 인가되는 제 2인버터(3)와, 제 2인버터(3)의 출력이 일측입력단자에 인가되고 M/S가 타측 입력단자에 인가되는 OR 게이트(4)와, EXOR 게이트(2)와 OR 게이트(4)의 출력이 인가되는 AND 게이트(5)와, AND 게이트(5)의 출력을 제 1인버터(1)의 출력에 따라 출력시키는 제 1버퍼(6)와, 제 1버퍼(6)의 출력에 클럭(CK)을 출력시키는 제 4버퍼(71)와, 하드웨어 워치도그(73)의 출력에 따라 클리어되며, 제 4버퍼(71)로부터 출력되는 클럭(CK)을 카운트하여 소정시간후에 카운팅 출력을 발생사는 카운터(75)와, 상기 제 1버퍼(6)의 출력을 카운터(75) 출력에 따라 셀프 액티브(self active) 신호()를 출력시키는 제 2버퍼(8)와, 카운터(75)의 출력에 따라 셀프 인젝션(self injection)신호()를 발생하는 제 3버퍼(9)로 구성된다.
상기의 제 4버퍼(71)와, 하드웨어 워치도그(73) 및 카운터(75)로 하드웨어 감시회로(7)를 구성한다.
상기한 구조를 갖는 본 고안의 동작은 다음과 같다.
먼저 5V 전원이 인가되면 마스터 보드의 경우 PAIRACT 이 하이레벨(H)이고, PAIRINJ이 로우레벨(L)이며, M/S이 L 이므로 EXOR 게이트(2)의 출력은 L이 되고 OR 게이트(4) 출력 또한 L이 된다.
따라서 AND 게이트(5)의 출력은 L이 되고 제 1인버터(1)의 출력 또한 L이므로 제 1버퍼(6) 또한 L이 되어 액티브 로우 상태가 된다.
슬레이브 보드의 경우 PAIRACT이 H, PAIRINJ이 L , M/S이 H 이므로 EXOR 게이트(2)와 OR 게이트(4) 또한 출력은 모두 H로 된다.
따라서 AND 게이트(5)와 제 1버퍼(6)의 출력은 H로 되어 스탠바이(standby)상태가 된다.
한편 페어 가운데 하나만 실장되었을 경우 PAIRINJ이 H로 되어 EXOR(2)와 OR 게이트(4)이 모두 L로 되므로 제 1버퍼(6)의 출력은 L가 되어 액티브 상태로 된다.
또한 페어 모두 실장되어 동작중에 액티브 측이 빠질 경우에는 PAIRINJ가 H로 되므로 대기중에 있는 보드가 액티브 상태가 되어 동작하게 되며, 또한 액티브 측에서 하드웨어적인 오류가 발생하였을 경우에는 감시회로부(7)에서 H의 출력을 발생하여 스탠바이 상태에 있는 보드가 액티브 상태가 되게 하고, 액티브 상태이었던 보드의 제 1인버터(1) 출력을 H로 되게 하여 자신은 스탠바이 상태로 된다.
그리고 하드웨어 오류 감시회로(7)는 보드내의 중요신호를 이용하여 이 신호가 정기적으로 억세스하지 않을 경우 클리어 신호를 발생하지 못하게 되므로 클럭(CK)이 카운터(75)에서 카운팅되어 일정시간후에 카운터(75)의 출력은 H가 되도록 하여 스탠바이 상태의 보드를 액티브 상태로 만들고 자신은 스탠바이 상태가 된다.
상기한 바와 같이 본 관은 프로세서가 없은 보드와 같은 경우 다른 프로세서의 도움없이 자체적으로 하드 웨어적인 오류에 대한 대비책을 마련하므로써 하드웨어의 신뢰성을 높일 수 있다.
Claims (1)
- 인가되는 패어 액티브 신호()를 반전시키기 위한 제 1반전기(1)와,페어 인젝션 신호()가 일측입력단자에 인가되고 타측입력단자에 마스터/슬레이브 신호()가 인가되는 EXOR 게이트(2)와,상기 페어 인젝션 신호()가 입력되는 제 2인버터(3)와,제 2인버터(3)의 출력이 일측 입력단자에 인가되고 상기 마스터 / 슬레이브 신호(M/S)가 타측 입력단자에 인가되는 OR 게이트(4)와,상기 EXOR 게이트(2)와 OR 게이트(4)의 출력이 인가되는 AND 게이트(5)와,상기 AND 게이트(5)의 출력을 상기 제 1인버터(1)의 출력에 따라 발행하는 제 1버퍼(6)와,액티브 상태에 있는 보드에 하드웨어적인 오류가 발생할 경우 스탠바이 상태의 보드를 액티브 상태로 하기 위한 제어신호를 출력하기 위한 하드웨어 오류 감시수단(7)과,상기 하드웨어 오류 감시수단(7)의 제어신호에 따라 상기 제 1버퍼(6)의 출력을 발생시켜 셀프 액티브 신호 ()를 출력하는 제 2버퍼(8)와,상기 하드웨어 오류 감시수단(7)의 제어신호에 따라 셀프 인젝션 신호()를 출력하는 제 3버퍼(9)로 구성되어, 상기 제 1버퍼(6) 출력으로부터 마스터 및 슬레이브 보드용 제어신호()가 출력되는 것을 특징으로 하는 마스터 및 슬레이브 보드용 제어신호 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930029575U KR0116545Y1 (ko) | 1993-12-24 | 1993-12-24 | 마스터 및 슬레이브 보드용 제어 신호 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930029575U KR0116545Y1 (ko) | 1993-12-24 | 1993-12-24 | 마스터 및 슬레이브 보드용 제어 신호 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021775U KR950021775U (ko) | 1995-07-28 |
| KR0116545Y1 true KR0116545Y1 (ko) | 1998-05-15 |
Family
ID=19372612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930029575U KR0116545Y1 (ko) | 1993-12-24 | 1993-12-24 | 마스터 및 슬레이브 보드용 제어 신호 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0116545Y1 (ko) |
-
1993
- 1993-12-24 KR KR2019930029575U patent/KR0116545Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021775U (ko) | 1995-07-28 |
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