KR200300385Y1 - 전전자 교환기에서의 동기용 클럭 모니터 회로 - Google Patents

전전자 교환기에서의 동기용 클럭 모니터 회로 Download PDF

Info

Publication number
KR200300385Y1
KR200300385Y1 KR2019970043917U KR19970043917U KR200300385Y1 KR 200300385 Y1 KR200300385 Y1 KR 200300385Y1 KR 2019970043917 U KR2019970043917 U KR 2019970043917U KR 19970043917 U KR19970043917 U KR 19970043917U KR 200300385 Y1 KR200300385 Y1 KR 200300385Y1
Authority
KR
South Korea
Prior art keywords
clock
input terminal
pulse
level signal
flop
Prior art date
Application number
KR2019970043917U
Other languages
English (en)
Other versions
KR19990031208U (ko
Inventor
성상경
Original Assignee
엘지정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지정보통신주식회사 filed Critical 엘지정보통신주식회사
Priority to KR2019970043917U priority Critical patent/KR200300385Y1/ko
Publication of KR19990031208U publication Critical patent/KR19990031208U/ko
Application granted granted Critical
Publication of KR200300385Y1 publication Critical patent/KR200300385Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q1/00—Details of selecting apparatus or arrangements
    • H04Q1/18—Electrical details
    • H04Q1/30—Signalling arrangements; Manipulation of signalling currents
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q1/00—Details of selecting apparatus or arrangements
    • H04Q1/18—Electrical details
    • H04Q1/20—Testing circuits or apparatus; Circuits or apparatus for detecting, indicating, or signalling faults or troubles
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13214—Clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Monitoring And Testing Of Exchanges (AREA)

Abstract

본 고안은 전전자 교환기에서의 동기용 클럭 모니터 회로에 관한 것으로, 특히 동기용 클럭의 입력 여부뿐 아니라 두 클럭간의 위상관계에 대한 이상 유무도 모니터할 수 있도록 하는 전전자 교환기에서의 동기용 클럭 모니터 회로에 관한 것이다.
종래의 전전자 교환기에서는 동기용 클럭의 입력 여부만을 판단하므로 해당 동기용 클럭의 순간적인 유실이나 클럭 펄스와 프레임 펄스간의 위상관계에 대한 이상 유무는 판단할 수 없다는 문제점이 있다.
본 고안은 전전자 교환기에서의 동기용 클럭의 입력 여부뿐만 아니라 동기용 클럭간이 위상관계도 모니터 할 수 있도록 동기용 클럭 모니터 회로를 구성함으로써, 해당 교환기의 안정성 및 신뢰성을 향상시킬 수 있게 된다.

Description

전전자 교환기에서의 동기용 클럭 모니터 회로
본 고안은 전전자 교환기에서의 동기용 클럭 모니터 회로에 관한 것으로, 특히 동기용 클럭의 입력 여부뿐 아니라 두 클럭간의 위상관계에 대한 이상 유무도 모니터할 수 있도록 하는 전전자 교환기에서의 동기용 클럭 모니터 회로에 관한 것이다.
일반적으로, 단안정 멀티바이브레이터는 첨부된 도면 도 1에 도시된 바와 같이 구성되어 항상 Tr1오프(OFF), Tr2온(ON)으로 안정되어 있으나 트리거 입력단에 트리거 펄스가 가해질 때마다 Tr1과 Tr2의 온(ON), 오프(OFF)가 일정시간 반전되어 첨부된 도면 도 2에 도시된 바와 같이 1개의 구형 펄스를 출력한 후 원상태로 복귀하는데, 해당 구형 펄스의 폭 τ는 아래 식 1과 같이 R2와 C2에 의해 결정된다.
[식 1]
τ = 0.7R2C2
한편, 종래의 전전자 교환기에서의 동기용 클럭인 클럭 펄스와 프레임 펄스의 입력 여부는 단안정 멀티바이브레이터를 이용하여 판단하는데, 해당 단안정 멀티바이브레이터의 출력 펄스가 항상 일정한 레벨을 유지하도록 하기 위해 클럭 펄스 또는 프레임 펄스의 한 주기동안 해당 출력 펄스의 폭이 유지되도록 R2와 C2값을 조절함으로써, 해당 출력 펄스가 계속적으로 일정한 레벨을 유지하게 된다.
종래의 전전자 교환기에서의 동기용 클럭 모니터 회로는 첨부된 도면 도 3에 도시된 바와 같이, 클럭 펄스가 정상적으로 입력되는 경우 항상 일정한 레벨의 신호를 출력하는 제 1 단안정 멀티바이브레이터 회로부(31)와, 프레임 펄스가 정상적으로 입력되는 경우 항상 일정한 레벨의 신호를 출력하는 제 2 단안정 멀티바이브레이터 회로부(32)를 구비하여 이루어진다.
제 1 단안정 멀티바이브레이터 회로부(31)는 클럭 펄스가 트리거 입력단에 정상적으로 입력되면 항상 일정한 레벨신호를 출력하여 클럭 펄스의 입력 여부를 확인할 수 있도록 하며, 제 2 단안정 멀티바이브레이터 회로부(32)는 프레임 펄스가 트리거 입력단에 정상적으로 입력되면 항상 일정한 레벨신호를 출력하여 프레임 펄스의 입력 여부를 확인할 수 있도록 한다.
이에 따라, 해당 단안정 멀티바이브레이터 회로부(31,32)의 출력단으로부터의 하이레벨 신호가 LED를 항상 온(ON) 상태로 유지시켜 주며, 만약 클럭 펄스 또는 프레임 펄스가 정상적으로 입력되지 않는 경우에는 해당 LED가 오프(OFF)됨과 동시에 교환기에서 경고 동작을 하여 운영자에게 동기용 클럭의 입력에 이상이 발생되었음을 경고해 준다.
전술한 바와 같은 종래의 전전자 교환기에서는 동기용 클럭의 입력 여부만을 판단하므로 해당 동기용 클럭의 순간적인 유실이나 클럭 펄스와 프레임 펄스간의 위상관계에 대한 이상 유무는 판단할 수 없다는 문제점이 있다.
본 고안은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 전전자 교환기에서의 동기용 클럭의 입력 여부뿐만 아니라 동기용 클럭간이 위상관계도 모니터 할 수 있도록 동기용 클럭 모니터 회로를 구성함으로써, 해당 교환기의 안정성 및 신뢰성을 향상시킬 수 있도록 하는데 있다.
상기와 같은 목적을 달성하기 위한 본 고안의 특징은, 클럭 펄스가 트리거 입력단에 인가되는 경우 항상 일정한 레벨신호를 출력하여 클럭 펄스의 입력 여부를 확인할 수 있도록 하는 제 1 단안정 멀티바이브레이터 회로부(41)와; 프레임 펄스가 트리거 입력단에 인가되는 경우 항상 일정한 레벨신호를 출력하여 프레임 펄스의 입력 여부를 확인할 수 있도록 하는 제 2 단안정 멀티바이브레이터 회로부(42)를 구비하는 전전자 교환기에서의 동기용 클럭 모니터 회로에 있어서, 프레임 펄스를 반전시키는 인버터(43)와; 클럭 펄스와 프레임 펄스를 논리합하는 OR 게이트(44)와; 상기 OR 게이트(44)로부터의 출력신호가 클럭 입력단에 인가되고, 상기 인버터(43)로부터의 출력신호가 데이터 입력단에 인가되는데, 해당 데이터 입력단에 하이레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 세트 상태로 되어 계속적으로 하이레벨의 신호를 출력하는 제 1 D 플립플롭(45)과; 상기 OR 게이트(44)로부터의 출력신호가 클럭 입력단에 인가되고, 상기 프레임 펄스가 데이터 입력단에 인가되는데, 해당 데이터 입력단에 로우레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 클리어 상태로 되어 계속적으로 로우레벨의 신호를 출력하는 제 2 D 플립플롭(46)을 포함하는데 있다.
도 1은 종래의 단안정 멀티바이브레이터 회로도.
도 2는 종래의 단안정 멀티바이브레이터에서의 트리거 펄스와 출력 펄스를 도시한 도면.
도 3은 종래의 전전자 교환기에서의 동기용 클럭 모니터 회로도.
도 4는 본 고안에 따른 전전자 교환기에서의 클럭 펄스 상승시 동기용 클럭 모니터 회로도.
도 5는 도 4에서의 입출력 펄스를 도시한 도면.
도 6은 본 고안에 따른 전전자 교환기에서의 클럭 펄스 하강시 동기용 클럭 모니터 회로도.
도 7은 도 6에서의 입출력 펄스를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
31, 41, 61 : 제 1 단안정 멀티바이브레이터 회로부
32, 42, 62 : 제 2 단안정 멀티바이브레이터 회로부
43 : 인버터 44, 65 : OR 게이트
45, 66 : 제 1 D 플립플롭 46, 67 : 제 2 D 플립플롭
63 : 제 1 인버터 64 : 제 2 인버터
이하, 본 고안의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 고안에 따른 전전자 교환기에서의 클럭 펄스 상승시 동기용 클럭 모니터 회로는 도면 도 4에 도시된 바와 같이, 제 1 단안정 멀티바이브레이터 회로부(41), 제 2 단안정 멀티바이브레이터 회로부(42), 인버터(43), OR 게이트(44), 제 1 D 플립플롭(45), 제 2 D 플립플롭(46)을 구비하여 이루어진다.
제 1 단안정 멀티바이브레이터 회로부(41)는 클럭 펄스가 트리거 입력단에 정상적으로 입력되면 항상 일정한 레벨신호를 출력하여 클럭 펄스의 입력 여부를 확인할 수 있도록 하며, 제 2 단안정 멀티바이브레이터 회로부(42)는 프레임 펄스가 트리거 입력단에 정상적으로 입력되면 항상 일정한 레벨신호를 출력하여 프레임 펄스의 입력 여부를 확인할 수 있도록 한다.
인버터(43)는 프레임 펄스를 반전시켜 제 1 D 플립플롭(45)의 데이터 입력단에 인가하며, OR 게이트(44)는 클럭 펄스와 프레임 펄스를 논리합하여 제 1 D 플립플롭(45)의 클럭 입력단과 제 2 D 플립플롭(46)의 클럭 입력단에 인가한다.
제 1 D 플립플롭(45)은 클럭 입력단에 OR 게이트(44)로부터의 출력신호가 인가되고, 데이터 입력단에 인버터(43)로부터의 출력신호가 인가되는데, 해당 데이터 입력단에 하이레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 세트 상태로 되어 계속적으로 하이레벨의 신호를 출력하게 된다.
제 2 D 플립플롭(46)은 클럭 입력단에 OR 게이트(44)로부터의 출력신호가 인가되고, 데이터 입력단에 프레임 펄스가 인가되는데, 해당 데이터 입력단에 로우레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 클리어 상태로 되어 계속적으로 로우레벨의 신호를 출력하게 된다.
이와 같이 구성된 본 고안에 따른 전전자 교환기에서의 클럭 펄스 상승시 동기용 클럭간 위상관계를 판별하기 위한 동작을 첨부된 도면 도 4 및 도 5에 의해 설명하면 다음과 같다.
먼저, 동기용 클럭의 입력 여부 판단은 제 1 단안정 멀티바이브레이터 회로부(41)를 이용하여 클럭 펄스의 정상적인 입력 여부를 판단하고, 제 2 단안정 멀티바이브레이터 회로부(42)를 이용하여 프레임 펄스의 정상적인 입력 여부를 판단한다.
한편, 동기용 클럭간의 위상관계에 대한 이상 유무 판단은 로우레벨의 프레임 펄스가 인버터(43)에 인가되면 해당 인버터(43)는 하이레벨의 신호(A)를 출력하여 제 1 D 플립플롭(45)의 데이터 입력단에 인가하고, 이때, 클럭 펄스의 상승시 즉, 하이레벨의 클럭 펄스와 로우레벨의 프레임 펄스가 OR 게이트(44)에 인가되면 해당 OR 게이트(44)는 하이레벨의 신호(B)를 출력하여 제 1 D 플립플롭(45)의 클럭 입력단과 제 2 D 플립플롭(46)의 클럭 입력단에 인가한다. 이에 따라 해당 제 1 D 플립플롭(45)이 세트되어 하이레벨의 신호(D)를 계속적으로 출력하게 된다. 한편, 제 2 D 플립플롭(46)은 로우레벨의 프레임 펄스가 데이터 입력단에 인가되고 OR 게이트(44)로부터의 하이레벨 신호(B)가 클럭 입력단에 인가됨에 따라 해당 제 2 D 플립플롭(46)이 클리어 되어 로우레벨의 신호(C)를 계속적으로 출력하게 된다.
한편, 본 고안에 따른 전전자 교환기에서의 클럭 펄스 하강시 동기용 클럭 모니터 회로는 도면 도 6에 도시된 바와 같이, 제 1 단안정 멀티바이브레이터 회로부(61), 제 2 단안정 멀티바이브레이터 회로부(62), 제 1 인버터(63), 제 2 인버터(64), OR 게이트(65), 제 1 D 플립플롭(66), 제 2 D 플립플롭(67)을 구비하여 이루어진다.
제 1 단안정 멀티바이브레이터 회로부(61)는 클럭 펄스가 트리거 입력단에 정상적으로 입력되면 항상 일정한 레벨신호를 출력하여 클럭 펄스의 입력 여부를 확인할 수 있도록 하며, 제 2 단안정 멀티바이브레이터 회로부(62)는 프레임 펄스가 트리거 입력단에 정상적으로 입력되면 항상 일정한 레벨신호를 출력하여 프레임 펄스의 입력 여부를 확인할 수 있도록 한다.
제 1 인버터(63)는 프레임 펄스를 반전시켜 제 1 D 플립플롭(66)의 데이터 입력단에 인가하며, 제 2 인버터(64)는 클럭 펄스를 반전시켜 OR 게이트(65)의 입력단에 인가하고, OR 게이트(65)는 제 2 인버터(64)로부터 출력되는 신호와 프레임 펄스를 논리합하여 제 1 D 플립플롭(66)의 클럭 입력단과 제 2 D 플립플롭(67)의 클럭 입력단에 인가한다.
제 1 D 플립플롭(66)은 클럭 입력단에 OR 게이트(65)로부터의 출력신호가 인가되고, 데이터 입력단에 인버터(63)로부터의 출력신호가 인가되는데, 해당 데이터 입력단에 하이레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 세트 상태로 되어 계속적으로 하이레벨의 신호를 출력하게 된다.
제 2 D 플립플롭(67)은 클럭 입력단에 OR 게이트(65)로부터의 출력신호가 인가되고, 데이터 입력단에 프레임 펄스가 인가되는데, 해당 데이터 입력단에 로우레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 클리어 상태로 되어 계속적으로 로우레벨의 신호를 출력하게 된다.
이와 같이 구성된 본 고안에 따른 전전자 교환기에서의 클럭 펄스 하강시 동기용 클럭간 위상관계를 판별하기 위한 동작을 첨부된 도면 도 6 및 도 7에 의해 설명하면 다음과 같다.
먼저, 동기용 클럭의 입력 여부 판단은 제 1 단안정 멀티바이브레이터 회로부(61)를 이용하여 클럭 펄스의 정상적인 입력 여부를 판단하고, 제 2 단안정 멀티바이브레이터 회로부(62)를 이용하여 프레임 펄스의 정상적인 입력 여부를 판단한다.
한편, 동기용 클럭간의 위상관계에 대한 이상 유무 판단은 로우레벨의 프레임 펄스가 제 1 인버터(63)에 인가되면 해당 제 1 인버터(63)는 하이레벨의 신호(B)를 출력하여 제 1 D 플립플롭(65)의 데이터 입력단에 인가하고, 이때, 클럭 펄스의 하강시 즉, 로우레벨의 클럭 펄스가 제 2 인버터(64)에 인가되면 해당 제 2 인버터(64)는 하이레벨의 신호(A)를 출력하여 OR 게이트(65)의 입력단에 인가한다. 이후, 제 2 인버터(64)로부터 출력되는 하이레벨의 신호(A)와 로우레벨의 프레임 펄스가 OR 게이트(65)에 인가되면 해당 OR 게이트(65)는 하이레벨의 신호(C)를 출력하여 제 1 D 플립플롭(66)의 클럭 입력단과 제 2 D 플립플롭(67)의 클럭 입력단에 인가한다. 이에 따라 해당 제 1 D 플립플롭(66)이 세트되어 하이레벨의 신호(E)를 계속적으로 출력하게 된다. 한편, 제 2 D 플립플롭(67)은 로우레벨의 프레임 펄스가 데이터 입력단에 인가되고 OR 게이트(65)로부터의 하이레벨 신호(C)가 클럭 입력단에 인가됨에 따라 해당 제 2 D 플립플롭(67)이 클리어 되어 로우레벨의 신호(D)를 계속적으로 출력하게 된다.
한편, 해당 제 1 D 플립플롭(45, 66)의 출력단으로부터의 하이레벨 신호와 제 2 D 플립플롭(46, 67)의 출력단으로부터의 로우레벨 신호가 LED를 항상 온(ON) 또는 오프(OFF) 상태로 유지시켜 주는데, 만약 클럭 펄스와 프레임 펄스간의 위상관계에 이상이 발생되는 경우에는 해당 LED의 온(ON)/오프(OFF) 상태가 반전되므로 운영자가 동기용 클럭간 즉, 클럭 펄스와 프레임 펄스간의 위상관계에 이상이 발생되었음을 판단할 수 있게 된다.
이상과 같이, 본 고안은 전전자 교환기에서의 동기용 클럭의 입력 여부뿐만 아니라 동기용 클럭간이 위상관계도 모니터 할 수 있도록 동기용 클럭 모니터 회로를 구성함으로써, 해당 교환기의 안정성 및 신뢰성을 향상시킬 수 있게 된다.

Claims (1)

  1. 클럭 펄스가 트리거 입력단에 인가되는 경우 항상 일정한 레벨신호를 출력하여 클럭 펄스의 입력 여부를 확인할 수 있도록 하는 제 1 단안정 멀티바이브레이터 회로부(41)와; 프레임 펄스가 트리거 입력단에 인가되는 경우 항상 일정한 레벨신호를 출력하여 프레임 펄스의 입력 여부를 확인할 수 있도록 하는 제 2 단안정 멀티바이브레이터 회로부(42)를 구비하는 전전자 교환기에서의 동기용 클럭 모니터 회로에 있어서,
    프레임 펄스를 반전시키는 인버터(43)와; 클럭 펄스와 프레임 펄스를 논리합하는 OR 게이트(44)와; 상기 OR 게이트(44)로부터의 출력신호가 클럭 입력단에 인가되고, 상기 인버터(43)로부터의 출력신호가 데이터 입력단에 인가되는데, 해당 데이터 입력단에 하이레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 세트 상태로 되어 계속적으로 하이레벨의 신호를 출력하는 제 1 D 플립플롭(45)과; 상기 OR 게이트(44)로부터의 출력신호가 클럭 입력단에 인가되고, 상기 프레임 펄스가 데이터 입력단에 인가되는데, 해당 데이터 입력단에 로우레벨의 신호가 인가되고 클럭 입력단에 하이레벨의 신호가 인가되면 클리어 상태로 되어 계속적으로 로우레벨의 신호를 출력하는 제 2 D 플립플롭(46)을 포함하는 것을 특징으로 하는 전전자 교환기에서의 동기용 클럭 모니터 회로.
KR2019970043917U 1997-12-30 1997-12-30 전전자 교환기에서의 동기용 클럭 모니터 회로 KR200300385Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019970043917U KR200300385Y1 (ko) 1997-12-30 1997-12-30 전전자 교환기에서의 동기용 클럭 모니터 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019970043917U KR200300385Y1 (ko) 1997-12-30 1997-12-30 전전자 교환기에서의 동기용 클럭 모니터 회로

Publications (2)

Publication Number Publication Date
KR19990031208U KR19990031208U (ko) 1999-07-26
KR200300385Y1 true KR200300385Y1 (ko) 2003-02-19

Family

ID=49329487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019970043917U KR200300385Y1 (ko) 1997-12-30 1997-12-30 전전자 교환기에서의 동기용 클럭 모니터 회로

Country Status (1)

Country Link
KR (1) KR200300385Y1 (ko)

Also Published As

Publication number Publication date
KR19990031208U (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
US5828243A (en) Method for detecting clock failure and switching to backup clock
EP1237282B1 (en) Circuit for the detection of clock signal period abnormalities
US4686677A (en) Apparatus and method for detecting time-related faults
KR200300385Y1 (ko) 전전자 교환기에서의 동기용 클럭 모니터 회로
KR19980061837A (ko) Ipc의 이중화 버스 클럭 감시 회로
JPH07334392A (ja) リセット装置及び異常動作検出装置
KR100293133B1 (ko) 출력 지연 회로
US6201422B1 (en) State machine, semiconductor device and electronic equipment
JP2599759B2 (ja) フリップフロップテスト方式
JP2949945B2 (ja) 伝送路切替回路
KR200243775Y1 (ko) 망동기블록에서의상태정보블록킹회로
KR100365406B1 (ko) 액정 디스플레이 컨트롤러의 자동 리셋 회로
JPH0370314A (ja) クロック断検出回路
JPH07248843A (ja) クロック切り替え回路
KR940008244Y1 (ko) 비식스제트에스(b6zs) 코딩 에러 검출회로
KR100242691B1 (ko) 업/다운 카운터의 카운트제어회로
KR200183888Y1 (ko) 두 스위치간의 접점 상태 변화시점 검출회로
KR100214327B1 (ko) 인터럽트 발생회로와 방법
JPH0147935B2 (ko)
JP3218152B2 (ja) パワーダウン制御方式
JPH10126231A (ja) チャタリング除去回路
JPH0450657Y2 (ko)
JPS6016034B2 (ja) リフレツシユの必要なメモリの情報保護方式
JPH056336A (ja) バス制御方法
KR19990001271A (ko) 프로세서간 비정상적인 알람신호 검출 보완회로.

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20111110

Year of fee payment: 10

EXPY Expiration of term