JPH07248843A - クロック切り替え回路 - Google Patents
クロック切り替え回路Info
- Publication number
- JPH07248843A JPH07248843A JP6042110A JP4211094A JPH07248843A JP H07248843 A JPH07248843 A JP H07248843A JP 6042110 A JP6042110 A JP 6042110A JP 4211094 A JP4211094 A JP 4211094A JP H07248843 A JPH07248843 A JP H07248843A
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- JP
- Japan
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- clock
- terminal
- switching
- main
- slave
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Abstract
(57)【要約】
【目的】 主クロックと従クロックとを切り替えて用い
る場合に、その切り替え時にヒゲが生じないようにす
る。 【構成】 正常時には、Ｄ形フリップフロップ（ＤＦ
Ｆ）３の出力ｄを「Ｈ」にしてドライバ４Ａを選択し、
主クロック源１Ａからの主クロックａを生かす。一方、
主クロックａに異常が生じたらそのことをクロック監視
回路２で検出し、「Ｈ」レベルの信号ｂをＤＦＦ３のＤ
端子に与えることにより、従クロック源１Ｂからの従ク
ロックｃの立ち上がりに同期して、ＤＦＦ３の出力ｄを
「Ｌ」とし、ドライバ４Ｂを選択することで、従クロッ
クｃに同期して切り替えられるようにし、ヒゲを無く
す。
る場合に、その切り替え時にヒゲが生じないようにす
る。 【構成】 正常時には、Ｄ形フリップフロップ（ＤＦ
Ｆ）３の出力ｄを「Ｈ」にしてドライバ４Ａを選択し、
主クロック源１Ａからの主クロックａを生かす。一方、
主クロックａに異常が生じたらそのことをクロック監視
回路２で検出し、「Ｈ」レベルの信号ｂをＤＦＦ３のＤ
端子に与えることにより、従クロック源１Ｂからの従ク
ロックｃの立ち上がりに同期して、ＤＦＦ３の出力ｄを
「Ｌ」とし、ドライバ４Ｂを選択することで、従クロッ
クｃに同期して切り替えられるようにし、ヒゲを無く
す。
Description
【０００１】
【産業上の利用分野】この発明は、主クロック源および
従クロック源とを備え、主クロックに異常が生じたとき
は、主クロックから従クロックに切り替えることで装置
のダウンを防止し、信頼性を向上させることが可能なク
ロック切り替え回路、特に、情報処理装置に適用して好
適なクロック切り替え回路に関する。
従クロック源とを備え、主クロックに異常が生じたとき
は、主クロックから従クロックに切り替えることで装置
のダウンを防止し、信頼性を向上させることが可能なク
ロック切り替え回路、特に、情報処理装置に適用して好
適なクロック切り替え回路に関する。
【０００２】
【従来の技術】従来、主クロック源および従クロック源
とを備え、主クロックに異常が生じたときは、即座に主
クロックから従クロックに切り替えるようにしたクロッ
ク切り替え回路は公知である。
とを備え、主クロックに異常が生じたときは、即座に主
クロックから従クロックに切り替えるようにしたクロッ
ク切り替え回路は公知である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような方式では、従クロックに対し非同期に切り替わる
ため、切り替えた瞬間にいわゆるヒゲが生じ、装置に対
し良くない影響を与え、場合によっては誤動作するとい
う問題がある。したがって、この発明の課題は主クロッ
クに異常が生じたときの従クロックへの切り替え時に、
ヒゲが発生しないようにすることにある。
ような方式では、従クロックに対し非同期に切り替わる
ため、切り替えた瞬間にいわゆるヒゲが生じ、装置に対
し良くない影響を与え、場合によっては誤動作するとい
う問題がある。したがって、この発明の課題は主クロッ
クに異常が生じたときの従クロックへの切り替え時に、
ヒゲが発生しないようにすることにある。
【０００４】
【課題を解決するための手段】このような課題を解決す
るため、第１の発明では、主クロック源および従クロッ
ク源と、主クロック源からの主クロックを監視しその正
常，異常に対応して無効，有効の異常検出信号をそれぞ
れ出力するクロック監視回路と、異常検出信号が無効か
ら有効になったとき、前記従クロックの立ち上がりエッ
ジまたは立ち下がりエッジに同期して主クロックを従ク
ロックに切り替える切り替え手段とを設けたことを特徴
としている。
るため、第１の発明では、主クロック源および従クロッ
ク源と、主クロック源からの主クロックを監視しその正
常，異常に対応して無効，有効の異常検出信号をそれぞ
れ出力するクロック監視回路と、異常検出信号が無効か
ら有効になったとき、前記従クロックの立ち上がりエッ
ジまたは立ち下がりエッジに同期して主クロックを従ク
ロックに切り替える切り替え手段とを設けたことを特徴
としている。
【０００５】第２の発明では、主クロック源および従ク
ロック源と、主クロック源からの主クロックを監視しそ
の正常，異常に対応して無効，有効の異常検出信号をそ
れぞれ出力するクロック監視回路と、異常検出信号が無
効から有効になったとき、前記従クロックの立ち上がり
エッジまたは立ち下がりエッジに同期して主クロックを
従クロックに切り替える第１の切り替え手段と、前記異
常検出信号が有効から無効になったとき、前記主クロッ
クの立ち上がりエッジまたは立ち下がりエッジに同期し
て従クロックを主クロックに切り替える第２の切り替え
手段とを設けたことを特徴としている。
ロック源と、主クロック源からの主クロックを監視しそ
の正常，異常に対応して無効，有効の異常検出信号をそ
れぞれ出力するクロック監視回路と、異常検出信号が無
効から有効になったとき、前記従クロックの立ち上がり
エッジまたは立ち下がりエッジに同期して主クロックを
従クロックに切り替える第１の切り替え手段と、前記異
常検出信号が有効から無効になったとき、前記主クロッ
クの立ち上がりエッジまたは立ち下がりエッジに同期し
て従クロックを主クロックに切り替える第２の切り替え
手段とを設けたことを特徴としている。
【０００６】
【作用】主クロックの正常，異常に対応してそれぞれ無
効，有効の異常検出信号を出力するクロック監視回路を
設け、この検出信号が無効から有効になる、つまり主ク
ロックに異常が生じたときは、切り替え手段により従ク
ロックと同期をとって切り替えることにより、ヒゲが生
じないようにする。また、上記の構成に加え、従クロッ
クに切り替えた後に主クロックが正常に戻ったら、別の
切り替え手段により主クロックと同期をとって切り替え
ることにより、この場合にもヒゲが生じないようにす
る。
効，有効の異常検出信号を出力するクロック監視回路を
設け、この検出信号が無効から有効になる、つまり主ク
ロックに異常が生じたときは、切り替え手段により従ク
ロックと同期をとって切り替えることにより、ヒゲが生
じないようにする。また、上記の構成に加え、従クロッ
クに切り替えた後に主クロックが正常に戻ったら、別の
切り替え手段により主クロックと同期をとって切り替え
ることにより、この場合にもヒゲが生じないようにす
る。
【０００７】
【実施例】図１はこの発明の実施例を示す構成図、図２
はその動作を説明するための波形図である。なお、図１
において、１Ａ，１Ｂはクロック源（以下、１Ａを主ク
ロック源、１Ｂを従クロック源ともいう）、２はクロッ
ク監視回路、３はＤ形フリップフロップ（ＤＦＦ）、４
Ａ，４Ｂはドライバ、Ｒは抵抗をそれぞれ示している。
なお、クロック監視回路２としては市販のＩＣ回路を想
定しており、基本的にはアナログタイマ回路で構成され
ている。
はその動作を説明するための波形図である。なお、図１
において、１Ａ，１Ｂはクロック源（以下、１Ａを主ク
ロック源、１Ｂを従クロック源ともいう）、２はクロッ
ク監視回路、３はＤ形フリップフロップ（ＤＦＦ）、４
Ａ，４Ｂはドライバ、Ｒは抵抗をそれぞれ示している。
なお、クロック監視回路２としては市販のＩＣ回路を想
定しており、基本的にはアナログタイマ回路で構成され
ている。
【０００８】図１からも明らかなように、主クロック源
１Ａからの主クロックａを、クロック監視回路２とドラ
イバ４Ａに入力し、クロック監視回路２からのクロック
異常検出信号（以下、単に出力とも言う）ｂはＤＦＦ３
のＤ端子に入力する。ＤＦＦ３のクリア（ＣＬＲ）端子
とプリセット（ＰＲ）端子を電源Ｖｃｃ（＋５Ｖ）に接
続し、Ｑ端子は未使用とし、Ｑ＊端子はドライバ４Ａ，
４Ｂの出力イネーブル端子に接続する。また、従クロッ
ク源１Ｂからの従クロックｃは、ＤＦＦ３のクロック
（ＣＫ）端子とドライバ４Ｂに入力し、ドライバ４Ａ，
４Ｂの出力は互いに接続して抵抗Ｒの一端に接続し、抵
抗Ｒの他端は電源Ｖｃｃ（＋５Ｖ）に接続する。
１Ａからの主クロックａを、クロック監視回路２とドラ
イバ４Ａに入力し、クロック監視回路２からのクロック
異常検出信号（以下、単に出力とも言う）ｂはＤＦＦ３
のＤ端子に入力する。ＤＦＦ３のクリア（ＣＬＲ）端子
とプリセット（ＰＲ）端子を電源Ｖｃｃ（＋５Ｖ）に接
続し、Ｑ端子は未使用とし、Ｑ＊端子はドライバ４Ａ，
４Ｂの出力イネーブル端子に接続する。また、従クロッ
ク源１Ｂからの従クロックｃは、ＤＦＦ３のクロック
（ＣＫ）端子とドライバ４Ｂに入力し、ドライバ４Ａ，
４Ｂの出力は互いに接続して抵抗Ｒの一端に接続し、抵
抗Ｒの他端は電源Ｖｃｃ（＋５Ｖ）に接続する。
【０００９】このような構成において、主クロックａが
正常である限り、クロック監視回路２からの出力信号ｂ
はロー「Ｌ」レベルであり、ＤＦＦ３のＱ＊端子の出力
である信号ｄはハイ「Ｈ」レベルとなるため、ドライバ
４Ａが駆動されて主クロックａがシステムクロックｅと
して、図示されない装置へ与えられる。この間の動作
は、図２のタイミングＡまでの各波形に示すようにな
る。
正常である限り、クロック監視回路２からの出力信号ｂ
はロー「Ｌ」レベルであり、ＤＦＦ３のＱ＊端子の出力
である信号ｄはハイ「Ｈ」レベルとなるため、ドライバ
４Ａが駆動されて主クロックａがシステムクロックｅと
して、図示されない装置へ与えられる。この間の動作
は、図２のタイミングＡまでの各波形に示すようにな
る。
【００１０】ここで、主クロックａに異常（例えば、消
失）が生じると、クロック監視回路２の出力信号ｂが
「Ｈ」レベルとなり、ＤＦＦ３のＤ端子が「Ｈ」となる
ため、従クロックｃの立ち上がりエッジでＤＦＦ３のＱ
＊端子出力ｄは、図２にタイミングＢで示すように
「Ｌ」となる。その結果、ドライバ４Ａの出力がハイイ
ンピーダンスとなる一方、ドライバ４Ｂが駆動されて従
クロックｃがシステムクロックｅとして出力されること
になる。
失）が生じると、クロック監視回路２の出力信号ｂが
「Ｈ」レベルとなり、ＤＦＦ３のＤ端子が「Ｈ」となる
ため、従クロックｃの立ち上がりエッジでＤＦＦ３のＱ
＊端子出力ｄは、図２にタイミングＢで示すように
「Ｌ」となる。その結果、ドライバ４Ａの出力がハイイ
ンピーダンスとなる一方、ドライバ４Ｂが駆動されて従
クロックｃがシステムクロックｅとして出力されること
になる。
【００１１】なお、以上では従クロックｃの立ち上がり
エッジでシステムクロックを切り替えるようにしている
が、従クロックｃの立ち下がりエッジを利用することも
できる。この場合は、図１のＣＫ端子に例えばインバー
タを付加するなどすることにより、容易に対処すること
ができる。また、その場合の波形図も従クロックｃの立
ち下がりで、システムクロックが切り替わるだけで、図
２と基本的に同じなので図示は省略する。
エッジでシステムクロックを切り替えるようにしている
が、従クロックｃの立ち下がりエッジを利用することも
できる。この場合は、図１のＣＫ端子に例えばインバー
タを付加するなどすることにより、容易に対処すること
ができる。また、その場合の波形図も従クロックｃの立
ち下がりで、システムクロックが切り替わるだけで、図
２と基本的に同じなので図示は省略する。
【００１２】図３はこの発明の他の実施例を示す構成
図、図４はその動作を説明するための波形図である。図
３に示すように、主クロック源１Ａからの主クロックａ
は、クロック監視回路２，ドライバ４ＡおよびＤＦＦ３
ＢのＣＫ端子にそれぞれ与えられる。クロック監視回路
２の出力ｂは、インバータ５，ＤＦＦ３ＢのＤ端子およ
びＤＦＦ３ＣのＤ端子とＣＬＲ端子にそれぞれ入力さ
れ、ＤＦＦ３ＢのＣＬＲ端子とＤＦＦ３ＣのＰＲ端子は
電源Ｖｃｃ（＋５Ｖ）に接続される。
図、図４はその動作を説明するための波形図である。図
３に示すように、主クロック源１Ａからの主クロックａ
は、クロック監視回路２，ドライバ４ＡおよびＤＦＦ３
ＢのＣＫ端子にそれぞれ与えられる。クロック監視回路
２の出力ｂは、インバータ５，ＤＦＦ３ＢのＤ端子およ
びＤＦＦ３ＣのＤ端子とＣＬＲ端子にそれぞれ入力さ
れ、ＤＦＦ３ＢのＣＬＲ端子とＤＦＦ３ＣのＰＲ端子は
電源Ｖｃｃ（＋５Ｖ）に接続される。
【００１３】また、ＤＦＦ３ＢのＱ端子はＤＦＦ３Ａの
ＰＲ端子に接続してＱ＊端子は未使用とし、一方、ＤＦ
Ｆ３ＣのＱ端子は未使用でＱ＊端子はＤＦＦ３ＡのＣＬ
Ｒ端子に接続する。従クロック源１Ｂからの従クロック
ｃは、ＤＦＦ３ＣのＣＫ端子およびドライバ４Ｂに入力
する。ＤＦＦ３ＡのＤ，ＣＫ端子は共通にして接地（Ｇ
ＮＤに接続）し、Ｑ端子はドライバ４Ａ，４Ｂの出力イ
ネーブル端子に接続する。ドライバ４Ａ，４Ｂの出力は
互いに接続して抵抗Ｒの一端に、抵抗Ｒの他端は電源Ｖ
ｃｃ（＋５Ｖ）に接続する。
ＰＲ端子に接続してＱ＊端子は未使用とし、一方、ＤＦ
Ｆ３ＣのＱ端子は未使用でＱ＊端子はＤＦＦ３ＡのＣＬ
Ｒ端子に接続する。従クロック源１Ｂからの従クロック
ｃは、ＤＦＦ３ＣのＣＫ端子およびドライバ４Ｂに入力
する。ＤＦＦ３ＡのＤ，ＣＫ端子は共通にして接地（Ｇ
ＮＤに接続）し、Ｑ端子はドライバ４Ａ，４Ｂの出力イ
ネーブル端子に接続する。ドライバ４Ａ，４Ｂの出力は
互いに接続して抵抗Ｒの一端に、抵抗Ｒの他端は電源Ｖ
ｃｃ（＋５Ｖ）に接続する。
【００１４】このような構成において、主クロックａに
異常が生じると、クロック監視回路２の出力ｂが、図４
のタイミングＡで「Ｈ」となる。これにより、ＤＦＦ３
ＢのＰＲ端子が「Ｌ」となるため、これがプリセットさ
れ、そのＱ端子が「Ｈ」となる。一方、ＤＦＦ３ＣのＤ
端子も「Ｈ」となるので、従クロックｃの立ち上がりエ
ッジに同期してＱ＊端子が「Ｌ」となる。Ｑ＊端子が
「Ｌ」になると、ＤＦＦ３ＡのＣＬＲ端子も「Ｌ」にな
るため、そのＱ端子出力である信号ｄも図４のタイミン
グＢで示すように「Ｌ」となり、したがって、ドライバ
４Ａの出力イネーブルが無効、ドライバ４Ｂの出力イネ
ーブルが有効となり、従クロックｃをシステムクロック
ｅとして出力する。
異常が生じると、クロック監視回路２の出力ｂが、図４
のタイミングＡで「Ｈ」となる。これにより、ＤＦＦ３
ＢのＰＲ端子が「Ｌ」となるため、これがプリセットさ
れ、そのＱ端子が「Ｈ」となる。一方、ＤＦＦ３ＣのＤ
端子も「Ｈ」となるので、従クロックｃの立ち上がりエ
ッジに同期してＱ＊端子が「Ｌ」となる。Ｑ＊端子が
「Ｌ」になると、ＤＦＦ３ＡのＣＬＲ端子も「Ｌ」にな
るため、そのＱ端子出力である信号ｄも図４のタイミン
グＢで示すように「Ｌ」となり、したがって、ドライバ
４Ａの出力イネーブルが無効、ドライバ４Ｂの出力イネ
ーブルが有効となり、従クロックｃをシステムクロック
ｅとして出力する。
【００１５】その後、主クロックａが図４のタイミング
Ｃで異常から正常に復帰すると、クロック監視回路２の
出力ｂが「Ｌ」となる。そうすると、ＤＦＦ３ＣのＣＬ
Ｒ端子も「Ｌ」になるため、これがリセットされてその
Ｑ＊端子は「Ｈ」となる。一方、ＤＦＦ３ＢのＤ端子は
「Ｌ」に、また、ＰＲ端子は「Ｈ」となるため、主クロ
ックａの立ち上がりエッジに同期して、そのＱ端子が
「Ｌ」となる。Ｑ端子が「Ｌ」になると、ＤＦＦ３Ａの
ＰＲ端子が「Ｌ」となるため、そのＱ端子出力である信
号ｄは図４のタイミングＤで「Ｈ」となり、ドライバ４
Ａの出力イネーブルが有効、ドライバ４Ｂの出力イネー
ブルが無効となり、主クロックａをシステムクロックｅ
として出力する。
Ｃで異常から正常に復帰すると、クロック監視回路２の
出力ｂが「Ｌ」となる。そうすると、ＤＦＦ３ＣのＣＬ
Ｒ端子も「Ｌ」になるため、これがリセットされてその
Ｑ＊端子は「Ｈ」となる。一方、ＤＦＦ３ＢのＤ端子は
「Ｌ」に、また、ＰＲ端子は「Ｈ」となるため、主クロ
ックａの立ち上がりエッジに同期して、そのＱ端子が
「Ｌ」となる。Ｑ端子が「Ｌ」になると、ＤＦＦ３Ａの
ＰＲ端子が「Ｌ」となるため、そのＱ端子出力である信
号ｄは図４のタイミングＤで「Ｈ」となり、ドライバ４
Ａの出力イネーブルが有効、ドライバ４Ｂの出力イネー
ブルが無効となり、主クロックａをシステムクロックｅ
として出力する。
【００１６】このように、主クロックａが正常から異常
になったとき、または異常から正常になったときのいず
れにおいても、切り替え側のクロックに同期してシステ
ムクロックの切り替えを行なうようにしたので、切り替
え時のヒゲをなくすことができる。なお、図３では主ク
ロックａが正常から異常になったときは、従クロックｃ
の立ち上がりに、また、主クロックａが異常から正常に
戻ったときは、主クロックａの立ち上がりに、それぞれ
同期させるようにしているが、ＤＦＦ３Ｃ，３Ｂの各Ｃ
Ｋ端子に例えばインバータを付加するなどすることによ
り、図１の場合と同様に従クロックｃの立ち下がり，主
クロックａの立ち下がりの各場合に対処することが可能
となる。
になったとき、または異常から正常になったときのいず
れにおいても、切り替え側のクロックに同期してシステ
ムクロックの切り替えを行なうようにしたので、切り替
え時のヒゲをなくすことができる。なお、図３では主ク
ロックａが正常から異常になったときは、従クロックｃ
の立ち上がりに、また、主クロックａが異常から正常に
戻ったときは、主クロックａの立ち上がりに、それぞれ
同期させるようにしているが、ＤＦＦ３Ｃ，３Ｂの各Ｃ
Ｋ端子に例えばインバータを付加するなどすることによ
り、図１の場合と同様に従クロックｃの立ち下がり，主
クロックａの立ち下がりの各場合に対処することが可能
となる。
【００１７】
【発明の効果】この発明によれば、主クロックが正常か
ら異常になったときは、従クロックの立ち上がりまたは
立ち下がりに同期してクロックを切り替えるようにした
ので、切り替え時のヒゲを無くすことができる。また、
主クロックが正常から異常になった後に再び正常に戻っ
場合にも、主クロックの立ち上がりまたは立ち下がりに
同期してクロックを切り替えることができ、いずれの場
合についても切り替え時のヒゲを無くすことが可能とな
り、装置の誤動作を回避することができる利点が得られ
る。
ら異常になったときは、従クロックの立ち上がりまたは
立ち下がりに同期してクロックを切り替えるようにした
ので、切り替え時のヒゲを無くすことができる。また、
主クロックが正常から異常になった後に再び正常に戻っ
場合にも、主クロックの立ち上がりまたは立ち下がりに
同期してクロックを切り替えることができ、いずれの場
合についても切り替え時のヒゲを無くすことが可能とな
り、装置の誤動作を回避することができる利点が得られ
る。
【図１】この発明の実施例を示す構成図である。
【図２】図１の動作を説明するための波形図である。
【図３】この発明の他の実施例を示す構成図である。
【図４】図３の動作を説明するための波形図である。
１Ａ，１Ｂ…クロック源、２…クロック監視回路、３，
３Ａ，３Ｂ，３Ｃ…Ｄ形フリップフロップ（ＤＦＦ）、
４Ａ，４Ｂ…ドライバ、５…インバータ、Ｒ…抵抗。
３Ａ，３Ｂ，３Ｃ…Ｄ形フリップフロップ（ＤＦＦ）、
４Ａ，４Ｂ…ドライバ、５…インバータ、Ｒ…抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早川 芳幸 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 新井 健司 東京都日野市富士町１番地 富士ファコム 制御株式会社内
Claims (2)
- 【請求項１】 主クロック源および従クロック源と、主
クロック源からの主クロックを監視しその正常，異常に
対応して無効，有効の異常検出信号をそれぞれ出力する
クロック監視回路と、異常検出信号が無効から有効にな
ったとき、前記従クロックの立ち上がりエッジまたは立
ち下がりエッジに同期して主クロックを従クロックに切
り替える切り替え手段とを設けたことを特徴とするクロ
ック切り替え回路。 - 【請求項２】 主クロック源および従クロック源と、主
クロック源からの主クロックを監視しその正常，異常に
対応して無効，有効の異常検出信号をそれぞれ出力する
クロック監視回路と、異常検出信号が無効から有効にな
ったとき、前記従クロックの立ち上がりエッジまたは立
ち下がりエッジに同期して主クロックを従クロックに切
り替える第１の切り替え手段と、前記異常検出信号が有
効から無効になったとき、前記主クロックの立ち上がり
エッジまたは立ち下がりエッジに同期して従クロックを
主クロックに切り替える第２の切り替え手段とを設けた
ことを特徴とするクロック切り替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042110A JPH07248843A (ja) | 1994-03-14 | 1994-03-14 | クロック切り替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042110A JPH07248843A (ja) | 1994-03-14 | 1994-03-14 | クロック切り替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248843A true JPH07248843A (ja) | 1995-09-26 |
Family
ID=12626826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042110A Pending JPH07248843A (ja) | 1994-03-14 | 1994-03-14 | クロック切り替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248843A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969558A (en) * | 1996-10-17 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Abnormal clock signal detector and switching device |
| US7656980B2 (en) | 2005-09-21 | 2010-02-02 | Sanyo Electric Co., Ltd. | Clock switching circuit |
| US8350600B2 (en) * | 2004-11-12 | 2013-01-08 | Qualcomm Incorporated | Glitchless clock multiplexer controlled by an asynchronous select signal |
| JP2017097629A (ja) * | 2015-11-25 | 2017-06-01 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
-
1994
- 1994-03-14 JP JP6042110A patent/JPH07248843A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969558A (en) * | 1996-10-17 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Abnormal clock signal detector and switching device |
| US8350600B2 (en) * | 2004-11-12 | 2013-01-08 | Qualcomm Incorporated | Glitchless clock multiplexer controlled by an asynchronous select signal |
| US7656980B2 (en) | 2005-09-21 | 2010-02-02 | Sanyo Electric Co., Ltd. | Clock switching circuit |
| JP2017097629A (ja) * | 2015-11-25 | 2017-06-01 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
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