KR940008853B1 - 워치독 타이밍 회로 - Google Patents

Abstract

내용 없음.

Description

워치독 타이밍 회로

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도.

본 발명은 중앙처리장치를 실장하고 있는 시스템의 워치독(watch dog) 타이밍 회로에 관한 것으로, 특히 중앙처리장치의 오동작 및 과부하 상태에 따라 원활히 처리할 수 있는 워치독 타이밍 회로에 관한 것이다.

일반적으로 중앙처리장치를 탑재한 시스템에서 상기 중앙처리장치가 정상적인 동작을 수행하고, 있는지 여부를 외부에서 확인하기 위해서는 워치독 기능이 제공되어 있다.

종래의 기술은 제1도에서와 같이 중앙처리장치(101)가 일정주기로 워치독 신호를 발생시켜 워치독 타이머(102)에 입력시켜 워치독 출력이 발생되지 않도록 구성되어져 있으며, 워치독 타이머(102)의 주기는 외부의 저항(R1)과 콘덴서(C1)에 의하여 결정되어진다. 이때 중앙처리장치(101)가 오동작을 하여 워치독 신호를 발생하지 못하게 되면 워치독 타이머(102)는 저항(R1)과 콘덴서(C1)에 의한 방전이 완료되는 시점, 즉 주기가 지나게 되면 워치독 출력이 발생되어 리셋회로부(103)를 동작시켜서 리셋신호를 "로우"로 하여 중앙처리장치(101)가 리셋동작을 수행하도록 구성되어져 있다.

상기한 바와 같이 종래의 기술은 워치독 타이머(102)의 주기를 설계자가 저항(R1)과 콘덴서(C1)의 용량을 조절하여 시스템을 구성하도록 되어 있는데, 이때에는 전원이 공급되는 시점에서부터 시작하여야 하므로, 중앙처리장치(101)가 리셋트 동작에 의한 자체의 초기화 작업을 수행하는 동안에는 워치독 신호를 발생시키기가 어렵게 되는 상황이 발생되며, 또한 작업도중에는 장시간의 처리를 하여야 하는 중요한 기간에도 워치독 신호를 발생시키기가 어렵게 되므로 워치독 타이머(102)의 주기를 지나쳐서 리세회로(103)가 동작되는 경우가 발생하는 문제점이 있었다.

따라서 본 발명의 목적은 워치독 타이머의 본래 기능을 수행할 뿐만아니라 CPU의 과부하 상태를 고려하여 워치독 주기의 가변성과 워치독 타이머의 정지, 동작을 관장하여 CPU의 동작을 더욱 유용성 있게 하며 CPU의 작업을 원활히 할 수 있도록 하는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 회로도로서, 중앙처리장치(10)와, 상기 중앙처리장치(10)의 출력에 의해 출력타이밍의 정지/동작을 지시하는 제1래치(20)와, 워치독 타이밍을 위한 상기 중앙처리장치(10)의 출력을 래치하는 제3래치(30)와, 상기 중앙처리장치(10)의 초기화 신호와 제1래치(20)의 클리어 신호에 의해 워치독 주기를 결정하는 노아게이트(40)와, 상기 노아게이트(40)의 출력을 클리어신호로 하여 클럭단(CLK)의 신호를 카운팅하는 카운터(50)와, 상기 카운터(50)와 제3래치(30)의 출력을 비교하는 비교기(60)와, 상기 중앙처리장치(10)를 리세트시키기 위한 리셋신호를 발생하는 리셋회로(90)와, 상기 클럭단(CLK)의 클럭을 인버터(70)에서 반전한 클럭으로 상기 비교기(60)의 출력을 래치하여 상기 리셋회로(90)의 리셋아웃 신호를 발생하는 제2래치회로(80)로 구성된다.

따라서 본 발명의 구체적 일실시예를 제2도를 참조하여 상세히 설명하면, 중앙처리장치(10)이 리셋단(RST)의 신호가 "하이"가 되면 동작을 개시한다. 이때에 중앙처리장치(10)에서 원하는 값만큼의 워치독 주기를 데이타단(DATA2), 칩실렉터단(CS2)를 이용하여 제3래치(30)에 래치시켜 놓는다.

이때 리셋단(RST)의 리세트 신호가 로우에서 하이로 되면 제2래치(80)가 클리어되어 출력단(Q)은 "하이"로, 출력단(Q)은 "로우"로 고정되어 카운트 동작을 멈추도록 되어 있다. 따라서 이때에는 제2래치(80)가 동작하지 않음으로 리셋회로(90)의 출력이 발생되지 않는다. 중앙처리장치(10)에서 자체의 소정의 초기화 작업이 끝난후 필요시에 데이타단(DATA1)과 칩실렉터단(CS1)으로 제1래치(20)을 동작시켜서 출력단(Q)를 "로우"로, 출력단(Q)을 "하이"로 하여 카운팅 동작을 개시하게 된다. 제1래치(20)의 출력단(Q)이 노아게이트(40)를 통하여 카운터(50)에 입력하면 상기 카운터(50)는 클럭신호의 갯수를 계속 카운팅하게 되며, 이때의 카운팅 결과가 카운터(50) 출력으로 나가게 된다.

또한 제1래치(20)의 출력단(Q)이 "하이"가 되면 제2래치(80)가 클리어 상태에서 벗어나 인버터(70)의 반전클럭 신호로 비교기(60)의 카운트 아웃 신호를 제2래치(80)의 출력단(Q)으로 내보내게 되는데, 상기 카운터(50)의 카운팅 출력이 제3래치(30)의 래치출력과 일치하게 되면 비로소 카운트 아웃신호가 "하이"로 되어지며, 상기 제2래치(80)의 출력단(Q)이 "로우"로 되어 리셋아웃 신호를 리셋회로(90)에 전달하게 되고, 상기 리셋회로(90)에서는 리셋신호를 "로우"로 하여 중앙처리장치(10), 제1래치(20)를 클럭시켜서 리셋동작으로 되돌아가도록 한다.

상기 중앙처리장치(10)가 리셋동작으로 되돌아가지 않기 위해서는 다음의 동작을 수행하게 된다. 상기 중앙처리장치(10)에서 소정의 워치독 주기를 데이타단(DATA2), 칩실렉터단(CS2)를 이용하여 제3래치(30)에 래치시킨후 데이타단(DATA1)과 칩실렉터단(CS1)으로 제1래치(20)를 동작시켜 출력단(Q)을 "로우"로 하여 카운팅을 시작하게 되는데, 카운터(50)에서 카운팅하는 도중에 카운터(50)의 출력과 제3래치(30)의 래치출력값이 같게되기 직전에 칩실렉터단(CS3)으로 카운트 클리어 신호를 노아게이트(40)를 통하여 카운터(40)를 클리어시키면 카운터(50)는 다시 처음부터 동작하게 되어 비교기(60)에서 카운트 아웃신호를 발생하지 않도록 하게 하여 제2래치(80)에서 리셋회로(90)를 통한 리셋신호가 발생되지 않는다.

또한 중앙처리장치(10)에서 필요시에는 제1래치(20)의 출력단(Q)를 "하이"로 하여 카운터(50)의 동작을 정지시켜서 비교기(60), 제2래치(80), 리셋회로(90)를 통한 리셋신호의 발생을 억제시킬 수도 있으며, 제3래치(30)의 래치출력값을 조정하게 되면 워치독 주기가 가변하게 되므로 중앙처리장치(10)의 작업동작을 수행하는데 최적화할 수가 있는 것이다.

이때 인버터(70)의 동작은 카운터(50), 비교기(60)를 통하여 출력되는 카운트 아웃신호를 안정적으로 제2래치(80)에서 리셋아웃 신호로 리셋회로(90)에 보낼 수 있도록 하는 것이며, 비교기(60)에서 비정상 신호가 출력되는 경우에 제2래치(80)의 동작을 하지 않도록 하기 위한 것이다.

상술한 바와 같이 본 발명에 의하면, 중앙처리장치의 초기화 동작수행중에는 워치독을 동작시키지 않게 되므로 소프트웨어이 안정적인 초기화 동작을 보장하게 되며, 중요한 동작을 수행하거나, 예상 소요시간이 길 경우에는 주기를 가변시키거나 잠시 멈추게 하여 프로그램의 동작을 안정화시킬 수가 있는 이점이 있다.

Claims (1)

1. 중앙처리장치(10)를 구비한 시스템의 리세트 회로에 있어서, 상기 중앙처리장치(10)의 출력에 의해 워치독 타이밍의 정지/동작을 지시하는 제1래치(20)와, 워치독 타이밍을 위한 상기 중앙처리장치(10)의 출력을 래치하는 제3래치(30)와, 상기 중앙처리장치(10)의 초기화 신호와 제1래치(20)의 클리어 신호에 의해 워치독 주기를 결정하는 노아게이트(40)와, 상기 노아게이트(40)의 출력을 클리어신호로 하여 클럭단(CLK)의 신호를 카운팅하는 카운터(50)와, 상기 카운터(50)와 제3래치(30)의 출력을 비교하는 비교기(60)와, 상기 중앙처리장치(10)를 리세트시키기 위한 리셋신호를 발생하는 리셋회로(90)와, 상기 클럭단(CLK)의 클럭을 인버터(70)에서 반전한 클럭으로 상기 비교기(60)의 출력을 래치하여 상기 리셋회로(90)의 리셋아웃 신호를 발생하는 제2래치회로(80)로 구성됨을 특징으로 하는 워치독 타이밍 회로.