KR920009095B1 - Iop의 오동작 방지회로 - Google Patents

Abstract

내용 없음.

Description

IOP의 오동작 방지회로

제1도는 종래의 IOP의 슬레이브 모우드 동작제어 회로도.

제2도는 종래의 IOP 슬레이브 모우드 동작시 출력되는 주요 신호의 타이밍 선도.

제3a도는 CTTL 신호의 정상상태를 나타낸 회로도, 제3b도는 CTTL 신호의 왜곡된 상태를 나타낸 파형도.

제4도는 본 발명의 회로도.

제5도는 본 발명의 주요 신호의 타이밍 선도.

본 발명은 IOP(Input Output Processor)의 오동작 방지회로에 관한 것으로, 특히 IOP가 MFB(Main Frame Bus)의 슬레이브(Slave) 모우드 동작시 출력되는 신호가 에러없는 정상 파형으로만 출력되도록 한 IOP의 오동작 방지회로에 관한 것이다.

종래에는 IOP의 슬레이브 모우드 동작제어를 위한 회로를 제1도에 도시한 것과 같이 TCU(Timing Cotrol Unit)에서 제공하는 TTL(Transistor Transistor Logic) 구동용 클럭인 CTTL 신호가 클럭단(CK)으로 입력되는 플립플롭군(1)의 출력단(Q2)과 일측 입력단이 연결된 AND 게이트(G1)의 타측 입력단에는 출력단(

)과 연결하고, 출력단(

)과 일측 입력단이 연결된 AND 게이트(G2)의 타측 입력단에는 출력단(Q3)과 연결하여 두 AND 게이트(G1), (G2)의 출력단에서는 G0 신호와 FIN 신호가 각각 출력되면서 IOP가 MFB(Bain FRAME Bus)의 슬레이브 모드로 동작할 때 동작을 제어하는 PLA(Programmable Logic Array)(2)로 입력되도록 하는 한편, MFB 상의 어드레스 스트로브(AS)와 데이타 스트로브(DS) 및 IOP 보드가 MFB 상에서 선택되었음을 나타내는 IOP 매치신호(MATCH)가 입력단(I3), (I4), (I5)으로 입력되며, CTTL 신호가 클럭단(CK2)으로 입력되는 PLA(2)의 SLVADR 신호(PLA가 슬레이브 모드로 선택되었음을 알리는 신호)가 입력단(D)으로 인가되고, RPU(Real time processing Unit : 도시되지 않음)로부터의 데이타 스트로브(DS)가 직접 리세트단(R)으로 입력됨과 아울러 지연회로(3)를 거쳐서 클럭단(CK)으로 입력되는 D-플립플롭(4)의 출력단(Q)에서 플립플롭군(1)의 입력단(D1)으로 연결하고, 플립플롭군(1)의 출력단(Q1)에서 입력단(D2)으로, 출력단(Q2)에서는 입력단(D3)으로 각각 연결하였다.

그러므로 MFB 상에서 IOP에 읽기/쓰기를 행하는 IOP 슬레이브 모드에서, 매스터인 RPU가 MFB에 IOP 어드레스와 어드레스 스트로브(AS) 및 데이타 스트로브(DS)를 차례로 생성하고, IOP 어드레스 비교회로(도시되지 않음)가 IOP 매치신호(MATCH)를 생성하면 이들 신호에 의해 PLA(2)에서는 IOP 보드가 슬레이브 모드로 선택되었음을 알리는 SLVADR 신호를 High 로 세트하고, 데이타 스트로브(DS : Data Strobe)가 지연회로(3)에 의해 약 50ns 정도후에 D플립플롭(4)의 클럭단(CK)으로 인가되므로 입력단(D)으로 SLVADR 신호가 High로 입력되면 출력단(Q)에서 플립플롭군(1)으로 High로 출력한다.

그러면 CTTL에 동기되어 출력단(Q2), (Q3)에서 1클럭 사이클 간격으로 출력되는 플립플롭군(1)의 출력단(Q2), (

)에서 AND 게이트(G1)를 거쳐 MFB가 IOP에 읽기/쓰기 수행이 시작되었음을 알리는 G0 신호를 High로 출력하고, 이에 따라 PLA(2)에서 MFB로 시작이 제대로 되었음을 알리는 READY 신호를 High로 출력한다.

READY 신호에 의해 MFB 상의 매스터(MASTER)가 어드레스 스트로브(AS)와 데이타 스트로브(DS)를 디스어서트 하면서 LOW로 되어 D플립플롭(4)이 클리어(clear) 된다.

D플립플롭(4)의 출력단(Q)에서 LOW가 출력되면 플립플롭군(1)의 출력단(

,

) 에서 AND 게이트(G2)를 거쳐 MFB가 IOP에 읽기/쓰기 수행이 완료되었음을 알리는 FIN 신호를 High로 출력하고, 이에 따라 PLA(2)의 입력단으로 FIN 신호가 입력되면서 READY를 Low로 출력함으로써 디스어스트 되어 MFB의 사이클이 종료된다.

여기서 CTTL 신호는 TCU(Timing Contrl Unit)에서 제공하는 TTL 구동용 클럭으로서 이상적인 신호인 경우에는 제3a도와 같이 거의 사각과 형태를 취한다. 그러나 실제적으로 CTTL 신호는 입력신호의 형태, 자체 칩의 특성 및 주변회로의 구성은 물론 주변 EMI(Electro Magnetic Interference) 등의 잡음에 의하여 왜곡(distrotion)이 일어나게 되고, 이에 따라 TCU의 출력단에서는 출력되는 CTTL 신호의 파형은 제3b도에 도시한 것과 같은 형태로 나타난다.

그리고 상기의 CTTL 신호가 클럭단으로 인가되는 D플립플롭군의 출력단에서 G0 또는 FIN 신호의 파형을 살펴보면 제3b도에서 $표시가 있는 부분은 둥글둥글한 구형파의 형태이므로 잡음이 더욱 심하게 나타나고 심한 글리치(glitch)에서는 Low와 High의 구분이 어렵게 되어 High로 감지하는 경우가 발생한다.

그러므로 제2도에 도시한 타이밍 선도 중에서 FIN 신호가 실선으로 도시한 정상파형의 펄스폭(약 100ns)보다 훨씬 적은 점선으로 표시한 펄스폭(약 70ns)이 되고, 이에 따라 100ns 후에 발생된 CTTL이 PLA(2)에서 Low-High로 변할때 FIN 신호를 감지하지 못하므로 READY가 Low로 되지 않으면서 다음의 동작이 이루어지지 않게 된다.

따라서, CTTL 신호의 왜곡에 의하여 G0 신호 감지에 이상이 발생하게 되면 어드레스 스트로브(AS)가 어스트 상태를 유지하면서 일정시간이 경과하도록 다음 신호가 입력되지 않는 상태가 되어 MFB-타임 아웃상태로 되고, 한편, CTTL 신호에 의해 FIN 신호 감지에 이상이 발생하게 되면 워치독 타임 아웃(watch-dog time out)에 의해 시스템을 행(hang)시키거나, 시스템이 자동적으로 리셋되는 현상이 발생하게 된다.

이에 따라 본 발명은 CTTL 신호의 파형이 정상 파형을 유지하도록 하여 IOP의 오동작을 방지하도록 하는 IOP 오동작 방지회로를 제공하는 것을 그 목적으로 한다.

이를 위하여 본 발명은 CTTL 신호와 D플립플롭의 출력이 인가되는 D플립플롭에서 G0 신호와 FIN 신호의 펄스폭을 100ns 이상의 출력하도록 하고 이를 PLA에서 정확하게 감지하도록 하여 IOP의 동작이 원활히 이루어지도록 한다.

본 발명을 첨부 도면에 의거 상세히 기술하면 다음과 같다.

TCU에서 제공하는 TTL 구동용 클럭인 CTTL 신호가 4개의 D플립플롭(10), (11), (12), (13)의 클럭단(CK)으로 인가되도록 하면서 PLA(16)의 클럭단(CK2)로 입력되도록 하고, D플립플롭(10)의 출력단(Q1)과 D플립플롭(11)의 입력단(D2), D플립플롭(11)의 출력단(Q2)과 D플립플롭(12)의 입력단(D3), D플립플롭(12)의 출력단(Q3)과 D플립플롭(13)의 입력단(D4)을 각각 연결하고, D플립플롭(11)의 출력단(Q2)과 일측이 연결된 AND게이트(14)의 타측에는 D플립플롭(13)의 출력단(

)과 연결하여 이의 출력단에서 G0신호가 출력되도록 하는 한편, D플립플롭(11)의 출력단 (

)과 일측이 연결된 G0 신호(15)의 타측에는 D플립플롭(13)의 출력단(Q4)과 연결하여 이의 출력단에서 FIN 신호가 출력되도록 함으로써 G0 신호와 FIN 신호가 입력되는 PLA(16)의 출력단(Q1)에서 출력되는 SLVADR 신호가 입력단(D)으로 인가되고, 데이타스트로브(DS)가 지연회로(17)를 거치거나 직접 클럭단(CK)과 리세트단(R)으로 인가되는 D플립플롭(18)의 출력단(D)과 D플립플롭(11)의 입력단(D1)과 연결하고 MFB의 어드레스 스트로브(AS)와 데이타 스트로브(DS)가 입력되는 PLA(16)의 출력단(Q2)에서 READY 신호가 MFB로 출력되도록 한 것이다.

그러므로 데이타 스트로브(DS)가 지연회로(19)에 의해 얼마간 지연되어 클럭단(CK)으로 입력되기 전에 MFB 상에서 IOP가 선택되었음을 알리는 SLVARD 신호가 입력단(D)으로 입력되면 D플립플롭(20)의 출력단(Q)에서 High가 출력되면서 D플립플롭(10)의 입력단(D1)으로 인가된다.

이때에는 CTTL 신호가 모든 D플립플롭(10), (11), (12), (13)의 클럭단(CK)으로 인가되는 상태이므로 D플립플롭(10)의 출력단(Q1)과 입력단(D2)이 연결된 D플립플롭(11)이 온되면서 출력단(Q2)에서는 AND 게이트(14)의 일측과 D플립플롭(12)의 입력단(D3)으로 High를 출력하고, 출력단 AND 게이트(15)의 일측으로 인가된다.

그리고, D플립플롭(13)도 온되면서 출력단(Q4)에서의 High 신호와, 출력단 (

)에서의 Low 신호가 두 AND 게이트(14), (15)의 타측으로 인가된다.

따라서 D플립플롭(11)의 출력단(Q2)에서 High가 출력되는 순간부터 D플립플롭(13)의 출력단(

)에서 Low가 출력되는 순간까지 AND 게이트(14)의 출력단에서 MFB가 IOP에 읽기/쓰기 수행이 시작되었음을 알리는 G0 신호가 High로 출력되고 그 펄스폭이 100ns보다 훨씬 큰 폭(약 200ns)이 되도록 하여 IOP인 PLA(16)에서 MFB로 시작이 제대로 알리는 READY 신호가 정확하게 출력되도록 한다.

READY 신호에 의해 MFB의 매스터가 데이타 스트로브(DS)를 Low로 하면 D플립플롭(18)이 클리어되면서 D플립플롭(10), (11), (12), (13)도 차례로 크리어되게 되고, 이에 따라 D플립플롭(11)이 크리어되는 순간부터 D플립플롭(13)이 크리어되는 순간까지 AND 게이트(15) DML 출력단에서 읽기/쓰기가 완료되었음을 알리는 FIN 신호가 High 로 출력되면서 READY를 Low로 출력하도록 함으로써 MFB의 사이클이 종료되는 것이다. G0 신호와 FIN 신호의 펄스폭이 100ns보다 훨씬 큰 펄스폭이 되도록 함으로써 CTTL 신호의 왜곡과 G0 신호 또는 FIN 신호의 왜곡으로 인한 신호전달의 오류를 방지하도록 한 것임을 알 수 있다.

Claims (1)

1. IOP가 MFB의 슬레이브 모드로 동작할때 TTL 구동용 클럭(CTTL)에 동기되어 상기 IOP의 동작을 제어하는 PLA(16)와, 소정의 시간동안 지연된 데이타 스트로브(DS) 신호에 동기되어 상기 PLA(16)로부터 제공되는 슬레이브 모드 선택신호 SLVADR를 받아들여 출력하는 제1의 D플립플롭(18)과, 각 입력단(D1,D2,D3)은 전단의 출력단(Q,Q1,Q2)과 각각 연결하고 상기 TTL 구동클럭(CTTL)에 의해 동기되어 동작하는 제2 내지 제4의 D플립플롭(10,11,12)과, 상기 제2 내지 제4의 D플립플롭의 출력들을 논리곱하여 읽기/쓰기 시작신호(G0) 및 읽기/쓰기 완료신호(FIN)을 각각 출력하여 상기 PLA(16)로 제공하는 제1 및 제2앤드게이트(14,15)를 포함하는 IOP의 오동작 방지회로에 있어서, 상기 제4의 D플립플롭(12)의 출력단(Q3)에 입력단(D4)이 연결되고 상기 TTL 구동클럭(CTTL)에 동기되어 동작하는 제5의 D플립플롭(13)을 포함하되, 상기 제3의 D플립플롭(11)의 정출력단(Q2)과 상기 제5의 D플립플롭(13)의 부출력단(

   

   )은 상기 읽기/쓰기 시작신호(G0)를 발생시키는 상기 제1앤드게이트(14)의 두 입력단과 각각 연결되고, 상기 제3의 D플립플롭(11)의 부출력단(

   

   )과 상기 제5의 D플립플롭(13)의 정출력단(Q4)은 상기 읽기/쓰기 완료신호(FIN)를 발생시키는 상기 제2앤드게이트(15)의 두 입력단과 각각 연결되는 것을 특징으로 하는 IOP의 오동작 방지회로.

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