KR0170508B1 - 잡음 펄스 필터링 회로 - Google Patents

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Abstract

본 발명은 잡음 펄스 필터링 회로에 관한 것으로, 외부 입력신호를 처리하는 입력 신호 처리 수단; 상기 입력 신호 처리 수단의 입력 신호와 출력 신호를 이용하여 잡음 필터링 콘트롤 신호를 발생하는 콘트롤 신호 발생수단;으로 구성되며, 파워 라인의 변동 및 신호의 모든 트랜지션 구역에서 나타나는 잡음 펄스를 제거 할 뿐만 아니라 인터널 레지스터의 구성에 의하여 잡음 펄스 제거폭을 소프트웨어로 프로그램이 가능한 효과가 있다.

Description

잡음 펄스 필터링 회로
제1도는 본 발명에 따른 잡음 펄스 필터링 회로의 일실시예 구성도.
제2도는 본 발명에 따른 상기 제1도의 잡음 펄스 필터링 회로의 타이밍도.
제3도는 본 발명에 대한 다른 실시예를 설명하기 위한 도면.
제4도는 실제 SCSI-II에 적용시의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 1차 잡음 제거부 12 : 천이 검출부
14 : 제1제어신호 발샐부 35 : 래치
36 : 멀티플렉서 38 : JK 플립플롭
본 발명은 필터링 회로에 관한 것으로서, 특히 케이블을 이용한 신호 전송시 발생되는 잡음을 제거하는 잡음 펄스 필터링 회로에 관한 것이다.
일반적으로 케이블을 이용한 신호의 전송 시 다음과 같은 2가지 경우에서 오류 신호(false signal)를 유발한다.
첫째는, 바이어스 전압의 변화에 의한 오류 신호의 발생으로, 이는 파워 서플라이 전압(Power supply voltage)의 변동에 의하여 발생한다. 둘째는, 연결 케이블의 임피던스 미스매치(impedance mismatch) 혹은 끊어짐(discontinuity) 등으로 인한 신호의 반향(reflection)으로 발생하는 잡음에 의한 오류 신호의 발생이다. 이러한 잡음은 신호 천이 시에 발생하며 중앙 신호 처리 유니트와 주변 장치 간의 신호 전송 시 전체 시스템의 오류를 유발하는 문제점이 있다.
상기 종래 기술에 대한 문제점을 해결하기 위하여 안출된 본 발명은, 중앙 신호 처리 유니트에 여러 개의 주변 장치를 연결하여 이용할 경우에, 특히 신호 연결 케이블의 길이가 길어지는 경우 자주 발생되는 잡음을 제거하기 위하여 잡음을 필터링하여 원하는 신호로 만들어주는 잡음 펄스 필터링 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 전원 공급 변동에 의한 입력 신호의 잡음을 제거하는 1차 잡음 제거 수단; 제1제어 신호에 응답하여 상기 1차 잡음 제거수단으로부터 출력되는 신호 및 접지전원 중 하나를 선택하여 출력하는 신호 선택 수단; 상기 1차 잡음 제거 수단으로부터 출력되는 신호를 제2제어 신호 및 리셋 신호에 응답하여 래치하는 래치 수단; 상기 신호 선택 수단으로부터 출력되는 신호 및 상기 래치수단으로부터 출력하는 신호를 논리 연산하여 출력 신호를 생성하는 출력 신호 생성 수단; 상기 출력 신호 생성 수단으로부터 출력되는 신호를 피드백 받아 신호의 상태 천이를 검출하는 천이 검출 수단; 상기 천이 검출 수단으로부터 출력되는 천이 검출 신호에 응답하여 상기 제2제어 신호를 출력하는 제1제어 신호 발생 수단; 상기 제2제어 신호 및 시스템 리셋 신호에 응답하여 상기 제1제어 신호를 출력하는 제2제어 신호 발생 수단; 및 상기 시스템 리셋 신호 및 지연된 상기 천이 검출 신호를 논리연산하여 상기 리셋 신호를 출력하는 리셋 발생 수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 잡음 펄스 필터링 회로의 일실시예 구성도이고, 제2도는 상기 제1도의 구성에 따른 타이밍도이다.
본 발명에 따른 잡음 펄스 필터링 회로의 일실시예는 전원 공급 변동에 의한 입력 신호의 잡음을 제거하는 1차 잡음 제거부(10), 제1제어 신호에 응답하여 상기 1차 잡음 제거부(10)로부터 출력되는 신호 및 접지전원 중 하나를 선택하여 출력하는 멀티플렉서(36), 1차 잡음 제거부(10)로부터 출력되는 신호를 제2제어 신호 및 리셋 신호에 응답하여 래치하는 래치(35), 멀티플렉서(36)로부터 출력되는 신호 및 래치(35)로부터 출력되는 신호를 논리합하여 출력 신호를 생성하는 논리합 게이트(37), 논리합 게이트(37)로부터 출력되는 신호를 피드백받아 신호의 상태 천이를 검출하는 천이 검출부(12), 천이 검출부(12)로부터 출력되는 천이 검출 신호에 응답하여 제2제어신호를 출력하는 제1제어신호 발생부(14), 제2제어신호 및 시스템 리셋신호에 응답하여 제1제어 신호를 출력하는 JK 플립플롭(39), 및 시스템 리셋 신호 및 지연된 상기 천이 검출 신호를 논리연산하여 리셋 신호를 출력하는 논리합 게이트(63)로 이루어진다.
그리고, 1차 잡음 제거부(10)는 잡음을 포함하고 있는 입력 신호를 노드 A를 통해 입력받아 지연하는 인버터(21), 입력 신호 및 인버터(21)로부터 출력되는 지연된 입력 신호를 논리합하는 논리합 게이트(23)를 포함하고, 천이 검출부(12)는 논리합 게이트(37)로부터 출력되는 신호를 입력받아 지연하는 인버터(41), 논리합 게이트(37)로부터 출력되는 신호 및 인버터(41)로부터 출력되는 지연된 신호를 논리합하는 논리합 게이트(43)를 포함하고, 제1제어 신호 발생부(14)는 천이 검출부(12)로부터 출력되는 천이 검출 신호를 지연하는 인버터(51), 천이 검출 신호 및 지연된 천이 검출 신호를 논리합하는 논리합 게이트(53)를 포함한다.
상기와 같은 구성을 가진 본 발명의 일실시예에 따른 잡음 펄스 필터링 회로의 구체적인 동작을 제2도를 참조하여 설명한다.
먼저 시스템 리셋 신호(75)가 하이(High) 상태로 입력될 때, 노드 K는 하이 상태로 래치(35)의 클리어 신호로 입력되어 상기 래치(35)의 출력 노드 M은 로우(Low) 상태가 된다. 그리고, 하이 상태의 시스템 리셋 신호(75)로 인해 JK 플립플롭(38)의 출력 노드 0 또한 로우로 초기화되어 멀티플렉서(36)의 출력 노드 D로 입력 노드 C의 신호가 출력된다.
파워 라인의 변동에 의해 발생된 폭 W1의 잡음 펄스(83)를 제거하기 위하여 먼저, 상기 입력신호(15)를 노드 A로부터 인버터(21)를 통해 일정 시간동안 지연하여 지연된 입력신호(15)를 노드B에 생성한다.
이때 노드 A와 노드 B의 신호간의 지연시간 D1을 파워 라인의 변동에 의하여 발생된 노드 A신호의 잡음 펄스폭 W1보다 약간 크게하여 이 두 노드 A,B의 펄스 사이에 가드 타임(guard time) G1을 가지도록 한다.
논리합 게이트(23)를 이용하여 이 두 노드 A,B신호를 논리합 연산하면, t2에서 발생한 펄스폭 W1을 가지는 잡음 펄스(83)는 노드 B의 지연된 잡음 펄스(84)와 중첩되지 않으므로 도면에 도시된 노드 C 신호와 같이 잡음이 제거되어 나타난다.
그러나 노드C 신호는 입력노드 A의 상승 엣지 타임 t1 및 하강엣지 타임 t3에서 나타난 잡음펄스(82,86) 및 입력노드 B의 지연된 잡음 펄스(88, 90)로 인해 92 및 95로 계속 잡음을 유지하게 된다.
여기서 상기 상승 엣지 타임 t1에서 발생한 천이 잡음을 필터링하는 회로 동작에 대하여 설명한다.
먼저, 노드 A의 천이(81)는 상기 논리합 게이트(23)에 의한 지연(D2) 후에 노드 C에 전달되어 천이(91)를 발생시키고, 노드 0신호 및 노드 M 신호가 로우 상태이므로 노드 C 신호의 천이가 논리합 게이트(37)의 출력인 노드 E 신호에 그대로 전달된다. 그리고, 노드 E 신호는 인버터(41)를 통한 지연(D3)과 배타적 논리합 게이트(43)에 의하여 노드 G에 폭 W2를 갖는 펄스1을 출력한다.
펄스1은 논리합 게이트(53)를 거쳐 노드 I에 펄스1-1을 만들고 펄스1-1에 의해 JK플립플롭(38)의 출력이 반전되어 노드 0의 천이(75)를 만들어 노드 0는 하이 상태가 되고 상기 멀티플렉서(36)의 출력인 노드 D 신호는 노드 P 입력을 받아 로우 상태가 된다.
따라서 이때부터 논리합 게이트(37)의 출력은 노드 M의 상태 변화에 따라 변하게 된다. 이 때 래치(35)는 펄스1-1에 동기되어 노드 C값을 래치하므로 출력 노드 M은 하이 상태로 변화하고, 상기 논리합 게이트(37)의 출력 노드 E는 상기 래치(35)의 출력이 변화하지 않는 한 이 값을 계속 유지한다.
노드 G의 펄스1은 인버터(51)를 통과해 지연(D4)되어 노드 H에 펄스2로 나타나고, 펄스2는 상기 논리합 게이트(53)를 통해 노드 I에 펄스2-1로 출력된다.
펄스2-1은 상기 래치(35)를 다시 동작시켜 노드 C의 값을 래치하고, 노드 D의 값은 펄스2-1이 노드 C체 나타난 잘음 펄스(92)보다 크므로 하이 상태인 신호값(93)을 계속 래치하게 된다.
그리고. 노드 I의 펄스 2-1은 JK 플립플롭(38)의 출력 노드 0를 반전시켜 천이(76)를 발생하여 로우 상태로 만들고 상기 멀티플렉서(36)의 출력 노드 D는 입력노드 C를 출력하게 된다.
이때 노드 C의 값은 하이 상태이므로 노드 D의 값은 하이상태로 천이(97)된다.
또한 노드 H의 펄스2는 인버터(61)를 통해 지연된 펄스5를 노드J로 출력하며, 펄스5는 다시 논리합 게이트(63)를 통해 노드 K에 펄스5-1로 출력되어 래치(35)를 클리어시킴으로써 래치(35)의 출력 노드 M을 로우 상태로 만든다.
이때부터 논리합 게이트(37)의 출력 노드 E는 노드 D에 의하여 변화하게 된다.
따라서, 상기 논리합 게이트(37)의 출력 노드 E의 값은 노드 D의 하이 상태(90)를 계속 출력하여 하이 상태를 유지한다.
노드 D의 '하이 상태(98)가 로우 상태로 천이(99)되면 전술한 바와 같은 제어에 의해 출력 노드 E의 값은 제2도와 같이 잡음이 제거된 신호로 출력된다.
로우 상태로의 천이에 대한 잡음 제거 처리는 전술한 바와 동일하며, 노드 M의 래치 값이 로우이므로 출력은 로우 값이 된다.
제3도는 본 발명의 다른 실시예에 따른 설명도로서 트랜스미션(transmission)게이트 및 지연 게이트로 상기 제1도의 인버터(51)를 대치할 때 칩의 인터널 레지스터를 이용하면 노드 I의 펄스 주기(제2도의 D4 참조)를 선택할 수 있다.
이러한 예를 SCSI-II(Small Computer System Interface-II)의 표준(standard)에서 볼 수 있다.
SCSI-II 표준에 의하면 동기 데이터 트랜스퍼가 이루어질 때 제4도와 같은 타이밍을 가진다. 타이밍도에는 응답신호(ACK)와 요청신호(REQ)를 표현하였다.
제4도에서 응답신호(ACK)와 요청신호(REQ)의 최소 펄스 폭은 모드에 따라 다르지만 노말(normal) 모드의 경우는 90ns이고, 패스트(fast) 모드의 경우는 30ns가 된다.
제3도의 경우 동작을 설명하면 다음과 같다.
칩 내부의 인터널 레지스터 출력 신호인 노드 Q가 하이일때, 멀티플렉서(101)는 입력 노드 S를 선택하고 인버터(51)에 의한 패스트 지연 시간을 만족하는 경우로가 구성되어 칩이 패스트 동기 동작을 하게 된다. 반대로 노드 Q가 로우일때, 멀티플렉서(101)는 노드 R을 선택하여 인버터(52)에 의한 노말 지연 시간을 만족하는 경로가 구성되어 노말 동기 동작을 하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서, 상기와 같은 본 발명은 파워 라인의 변동 및 신호의 모든 천이 구역에서 나타나는 잡음 펄스를 제거할 뿐만 아니라 인터널 레지스터의 구성에 의하여 잡음 펄스 제거 폭을 소프트웨어로 프로그램이 가능한 효과가 있다.

Claims (8)

  1. 전원 공급 변동에 의한 입력 신호의 잡음을 제거하는 1차 잡음 제거 수단; 제1제어 신호에 응답하여 상기 1차 잡음 제거 수단으로부터 출력되는 신호 및 접지전원 중 하나를 선택하여 출력하는 신호 선택 수단; 상기 1차 잡음 제거 수단으로부터 출력되는 신호를 제2제어 신호 및 리셋 신호에 응답하여 래치하는 래치수단; 상기 신호 선택 수단으로부터 출력되는 신호 및 상기 래치 수단으로부터 출력되는 신호를 논리 연산하여 출력 신호를 생성하는 출력 신호 생성 수단; 상기 출력 신호 생성 수단으로부터 출력되는 신호를 피드백받아 신호의 상태 천이를 검출하는 천이 검출 수단; 상기 천이 검출 수단으로부터 출력되는 천이 검출 신호에 응답하여 상기 제2제어 신호를 출력하는 제1제어 신호 발생 수단; 상기 제2 제어 신호 및 시스템 리셋 신호에 응답하여 상기 제1제어 신호를 출력하는 제2제어 신호 발생 수단; 및 상기 시스템 리셋 신호 및 지연된 상기 천이 검출 신호를 논리연산하여 상기 리셋 신호를 출력하는 리셋 발생 수단을 포함하는 잡음 펄스 필터링 회로.
  2. 제1항에 있어서, 상기 1차 잡음 제거 수단은 상기 입력 신호를 지연하는 지연 수단; 및 상기 입력 신호 및 상기 지연 수단에 의해 지연된 신호를 논리합하는 논리합 수단을 포함하는 잡음 펄스 필터링 회로.
  3. 제1항에 있어서, 상기 출력 신호 생성 수단은 상기 신호 선택 수단으로부터 출력되는 신호 및 상기 래치 수단으로부터 출력되는 신호를 논리합하기 위한 논리합 게이트를 구비하는 잡음 펄스 필터링 회로.
  4. 제1항에 있어서, 상기 천이 감지 수단은 상기 출력 신호 생성 수단으로부터의 출력 신호를 지연하는 지연 수단; 및 상기 출력 신호 및 상기 지연 수단에 의해 지연된 신호를 논리합하는 논리합 수단을 포함하는 잡음 펄스 필터링 회로.
  5. 제1항에 있어서, 상기 제1제어 신호 발생 수단은 상기 천이 검출 신호를 지연하는 지연 수단; 및 상기 천이 검출 신호 및 상기 지연 수단에 의해 지연된 천이 검출 신호를 논리합하는 논리합 수단을 포함하여 이루어지는 잡음 펄스 필터링 회로.
  6. 제1항 또는 제5항에 있어서, 상기 제2제어 신호 발생 수단은 클럭 단자로 상기 제2제어 신호를, 클리어 단자로 상기 시스템 리셋 신호를 각각 입력받고, 제1 및 제2입력단자에는 전원전압이 인가되도록 전원단에 공통으로 연결된 J/K 플립플롭인 것을 특징으로 하는 잡음 펄스 필터링 회로.
  7. 제1항에 있어서, 상기 리셋 발생 수단은 상기 시스템 리셋 신호 및 지연된 상기 천이 검출 신호를 입력받아 논리합하는 논리합 게이트인 것을 특징으로 하는 잡음 펄스 필터링 회로.
  8. 제1항에 있어서, 상기 제1제어 신호 발생 수단은 상기 천이 검출 신호를 서로 다른 지연 시간으로 각각 지연하는 제1 및 제2지연 수단; 및 상기 제1 및 제2지연 수단으로부터 출력되는 신호를 외부로부터 입력되는 제어 신호에 응답하여 선택하는 선택 수단을 포함하여 이루어지는 잡음 펄스 필터링 회로.
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