JP3052914B2 - Ｌｓｉの入力回路およびデジタル電子装置 - Google Patents
Ｌｓｉの入力回路およびデジタル電子装置Info
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- JP3052914B2 JP3052914B2 JP9291255A JP29125597A JP3052914B2 JP 3052914 B2 JP3052914 B2 JP 3052914B2 JP 9291255 A JP9291255 A JP 9291255A JP 29125597 A JP29125597 A JP 29125597A JP 3052914 B2 JP3052914 B2 JP 3052914B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルＬＳＩ
の入力回路に関し、特にノイズの多い環境で誤動作しな
いディジタルＬＳＩの入力回路に関する。
の入力回路に関し、特にノイズの多い環境で誤動作しな
いディジタルＬＳＩの入力回路に関する。
【０００２】
【従来の技術】マイクロプロセッサやデジタルＬＳＩを
利用したデジタル電子装置において、ＬＳＩの入出力回
路の動作周波数が高まるとともに信号の立ち上がり時間
も短縮され、含まれる信号成分が高周波化され、信号配
線を分布定数線路として扱う必要が出てきた。分布定数
線路は、特性インピーダンスで終端しないと、反射によ
りノイズが生じる。ところが、伝送線路上の負荷等によ
り、特性インピーダンスが不均一になるため、反射が起
き、信号にノイズや不要なパルスが生じることが多い。
利用したデジタル電子装置において、ＬＳＩの入出力回
路の動作周波数が高まるとともに信号の立ち上がり時間
も短縮され、含まれる信号成分が高周波化され、信号配
線を分布定数線路として扱う必要が出てきた。分布定数
線路は、特性インピーダンスで終端しないと、反射によ
りノイズが生じる。ところが、伝送線路上の負荷等によ
り、特性インピーダンスが不均一になるため、反射が起
き、信号にノイズや不要なパルスが生じることが多い。
【０００３】例えば図８に示す入力信号ａが、非シュミ
ット特性を持つ入力回路に印加されると、しきい値Ｖｔ
ｈを越え出力は立ち上がるが、その後入力信号はしきい
値を下回り出力信号はたち下がる。その後、再度しきい
値を越えるため出力信号は再度立ち上がる。このため、
図８ｂに示すように幅の狭いパルス（以後ノイズパルス
と記す）が出力される。ＬＳＩの内部回路が、この入力
回路の出力の立ち上がりや立ち下がりで動作する場合、
本来１つのパルスが入力されるべき時に、図８ｂに示す
ようにノイズパルスを含め２つのパルスが印可されるの
で誤動作する。
ット特性を持つ入力回路に印加されると、しきい値Ｖｔ
ｈを越え出力は立ち上がるが、その後入力信号はしきい
値を下回り出力信号はたち下がる。その後、再度しきい
値を越えるため出力信号は再度立ち上がる。このため、
図８ｂに示すように幅の狭いパルス（以後ノイズパルス
と記す）が出力される。ＬＳＩの内部回路が、この入力
回路の出力の立ち上がりや立ち下がりで動作する場合、
本来１つのパルスが入力されるべき時に、図８ｂに示す
ようにノイズパルスを含め２つのパルスが印可されるの
で誤動作する。
【０００４】また、ＬＳＩの内部回路がこの入力信号を
立ち上がりや立ち下がりではなくレベル信号として使っ
ている場合も、例えばこの入力回路の出力がＤフリップ
フロップのデータ入力に入る場合を考えると、このノイ
ズパルスによって入力信号の状態確定が遅れるため、フ
リップフロップのセットアップ時間やホールド時間の規
格を満足できなくて誤動作する恐れもある。従って、入
力回路がこのようなノイズパルスを出力しないようにす
る必要がある。
立ち上がりや立ち下がりではなくレベル信号として使っ
ている場合も、例えばこの入力回路の出力がＤフリップ
フロップのデータ入力に入る場合を考えると、このノイ
ズパルスによって入力信号の状態確定が遅れるため、フ
リップフロップのセットアップ時間やホールド時間の規
格を満足できなくて誤動作する恐れもある。従って、入
力回路がこのようなノイズパルスを出力しないようにす
る必要がある。
【０００５】このようなノイズパルスに対し、シュミッ
ト特性をもつ入力回路は、立ち上がりのしきい値Ｖｔｈ
＋と立ち下がりのしきい値Ｖｔｈ−が、Ｖｔｈ＋＞Ｖｔ
ｈ−と異なるため、信号の立ち上がり、立ち下がり時の
変動がＶｔｈ＋とＶｔｈ−内ならば、ノイズパルスの発
生を防ぐ。しかし図８ｃのように、Ｖｔｈ＋を越えた入
力信号がその後Ｖｔｈ−を下回ると効果はなく、ノイズ
パルスを含んだ信号ｄ出力する。
ト特性をもつ入力回路は、立ち上がりのしきい値Ｖｔｈ
＋と立ち下がりのしきい値Ｖｔｈ−が、Ｖｔｈ＋＞Ｖｔ
ｈ−と異なるため、信号の立ち上がり、立ち下がり時の
変動がＶｔｈ＋とＶｔｈ−内ならば、ノイズパルスの発
生を防ぐ。しかし図８ｃのように、Ｖｔｈ＋を越えた入
力信号がその後Ｖｔｈ−を下回ると効果はなく、ノイズ
パルスを含んだ信号ｄ出力する。
【０００６】入力信号の立ち上がり、立ち下がり時に入
力信号のしきい値付近での変動の大きさに関わらず、ノ
イズパルスの発生を防ぐ効果のある従来のＬＳＩの入力
回路としては、特開昭５８−４３６２０号公報の「入力
回路」がある。図６に、この従来の入力回路の構成を示
す。図７の入力端子に示す信号が印加されると、その信
号は、遅延回路Ａ，Ｂ，Ｃ，Ｄによって遅延され、それ
ぞれの出力は図７のａ，ｂ，ｃ，ｄのようになる。次に
各遅延回路出力はＡＮＤゲートＧ１に印加され、その出
力は図７ｇ１のようになる。又遅延回路Ａ，Ｂの反転出
力信号がＡＮＤゲートＧ２に印加され、その出力はｇ２
に示される。次にＡＮＤゲートＧ１，Ｇ２の出力はそれ
ぞれフリップフロップＦのセット入力Ｓ及びリセット入
力Ｒに印加されることにより、その出力信号は図７ＯＵ
Ｔに示されるように入力信号ＩＮの立ち上がり時刻Ｔ１
から時間ｔ１後に立ち上がり、入力信号ＩＮの立ち下が
り時刻Ｔ２から時間ｔ２後に立ち下がり、従って、この
従来の入力回路によって、立ち上がり幅が時間ｔ１に満
たない入力信号のノイズは阻止される。この従来の入力
回路の問題点は、立ち上がりがｔ１、立ち下がりがｔ２
遅れることである。この立ち上がり立ち下がりの遅れに
よって、ＬＳＩの動作速度が低下することである。従っ
て、ＬＳＩの高性能化のためには、信号を遅延させるこ
となく、かつ不要な狭パルスの発生を防止をした入力回
路が必要である。
力信号のしきい値付近での変動の大きさに関わらず、ノ
イズパルスの発生を防ぐ効果のある従来のＬＳＩの入力
回路としては、特開昭５８−４３６２０号公報の「入力
回路」がある。図６に、この従来の入力回路の構成を示
す。図７の入力端子に示す信号が印加されると、その信
号は、遅延回路Ａ，Ｂ，Ｃ，Ｄによって遅延され、それ
ぞれの出力は図７のａ，ｂ，ｃ，ｄのようになる。次に
各遅延回路出力はＡＮＤゲートＧ１に印加され、その出
力は図７ｇ１のようになる。又遅延回路Ａ，Ｂの反転出
力信号がＡＮＤゲートＧ２に印加され、その出力はｇ２
に示される。次にＡＮＤゲートＧ１，Ｇ２の出力はそれ
ぞれフリップフロップＦのセット入力Ｓ及びリセット入
力Ｒに印加されることにより、その出力信号は図７ＯＵ
Ｔに示されるように入力信号ＩＮの立ち上がり時刻Ｔ１
から時間ｔ１後に立ち上がり、入力信号ＩＮの立ち下が
り時刻Ｔ２から時間ｔ２後に立ち下がり、従って、この
従来の入力回路によって、立ち上がり幅が時間ｔ１に満
たない入力信号のノイズは阻止される。この従来の入力
回路の問題点は、立ち上がりがｔ１、立ち下がりがｔ２
遅れることである。この立ち上がり立ち下がりの遅れに
よって、ＬＳＩの動作速度が低下することである。従っ
て、ＬＳＩの高性能化のためには、信号を遅延させるこ
となく、かつ不要な狭パルスの発生を防止をした入力回
路が必要である。
【０００７】
【発明が解決しようとする課題】従来、ノイズを含む入
力信号からノイズパルスを出力しない入力回路では、入
力回路の出力となるフリップフロップのセット入力、リ
セット入力として、入力信号を異なった遅延時間だけ遅
延させた信号の論理積を使っているため入力回路の出力
の立ち上がりが遅れ、回路の高速化ができなかった。
力信号からノイズパルスを出力しない入力回路では、入
力回路の出力となるフリップフロップのセット入力、リ
セット入力として、入力信号を異なった遅延時間だけ遅
延させた信号の論理積を使っているため入力回路の出力
の立ち上がりが遅れ、回路の高速化ができなかった。
【０００８】本発明の目的は、ノイズを含む入力信号に
対して、内部回路の誤動作の原因となるノイズパルスの
ない信号を出力するＬＳＩの入力回路において、信号の
遅れを生じない入力回路を実現することである。
対して、内部回路の誤動作の原因となるノイズパルスの
ない信号を出力するＬＳＩの入力回路において、信号の
遅れを生じない入力回路を実現することである。
【０００９】
【課題を解決するための手段】本発明第一のＬＳＩの入
力回路は、入力信号端子と、リセット入力信号端子と、
出力信号端子、と第一のフリップフロップと、第二のフ
リップフロップと、第三のフリップフロップと、第一の
パルス発生回路と、第二のパルス発生回路とを備え、前
記第一のフリップフロップは、前記入力端子の入力信号
が第一のレベルの時リセットされ前記リセット信号端子
のリセット信号が第一のレベルの時セットされ、かつ、
前記第二のパルス発生回路の出力パルスの後縁で前記第
一のフリップフロップの出力が第二のレベルから第一の
レベルに変化し、前記第二のフリップフロップは、前記
入力端子の前記入力信号が第二のレベルあるいは前記リ
セット信号端子の前記リセット信号が第一のレベルの時
リセットされ、かつ、第一のパルス発生回路の出力パル
スの後縁で前記第二のフリップフロップ出力が第二のレ
ベルから第一のレベルに変化し、前記第三のフリップフ
ロップは、前記第一のパルス発生回路のパルスによりセ
ットされ、前記第二のパルス発生回路のパルスまたは前
記リセット信号端子の信号のいずれかによりリセットさ
れ、前記第一のパルス発生回路は、前記第一のフリップ
フロップの出力が第一のレベルから第二のレベルに切り
替わると一定時間幅のパルスを出力し、前記第二のパル
ス発生回路は、前記第二のフリップフロップの出力が第
一のレベルから第二のレベルに切り替わると一定時間幅
のパルスを出力し、前記出力端子が、前記第三のフリッ
プフロップの出力信号を出力する。
力回路は、入力信号端子と、リセット入力信号端子と、
出力信号端子、と第一のフリップフロップと、第二のフ
リップフロップと、第三のフリップフロップと、第一の
パルス発生回路と、第二のパルス発生回路とを備え、前
記第一のフリップフロップは、前記入力端子の入力信号
が第一のレベルの時リセットされ前記リセット信号端子
のリセット信号が第一のレベルの時セットされ、かつ、
前記第二のパルス発生回路の出力パルスの後縁で前記第
一のフリップフロップの出力が第二のレベルから第一の
レベルに変化し、前記第二のフリップフロップは、前記
入力端子の前記入力信号が第二のレベルあるいは前記リ
セット信号端子の前記リセット信号が第一のレベルの時
リセットされ、かつ、第一のパルス発生回路の出力パル
スの後縁で前記第二のフリップフロップ出力が第二のレ
ベルから第一のレベルに変化し、前記第三のフリップフ
ロップは、前記第一のパルス発生回路のパルスによりセ
ットされ、前記第二のパルス発生回路のパルスまたは前
記リセット信号端子の信号のいずれかによりリセットさ
れ、前記第一のパルス発生回路は、前記第一のフリップ
フロップの出力が第一のレベルから第二のレベルに切り
替わると一定時間幅のパルスを出力し、前記第二のパル
ス発生回路は、前記第二のフリップフロップの出力が第
一のレベルから第二のレベルに切り替わると一定時間幅
のパルスを出力し、前記出力端子が、前記第三のフリッ
プフロップの出力信号を出力する。
【００１０】本発明第二のＬＳＩの入力回路は、入力信
号端子と、リセット入力信号端子と、出力信号端子、と
第一のＤフリップフロップと、第二のＤフリップフロッ
プと、ＲＳフリップフロップと、第一のパルス発生回路
と、第二のパルス発生回路とを備え、前記第一のパルス
発生回路は、第三のＤフリップフロップと第一の遅延回
路から構成され、前記第一のＤフリップフロップの出力
が第一のレベルから第二のレベルに切り替わると一定時
間幅のパルスを出力し、前記第二のパルス発生回路は、
第四のＤフリップフロップと第二の遅延回路から構成さ
れ、前記第二のＤフリップフロップの出力が第一のレベ
ルから第二のレベルに切り替わると一定時間幅のパルス
を出力し、前記ＲＳフリップフロップは、ふたつのＮＡ
ＮＤゲートから構成され、前記第一のパルス発生回路の
パルスによりセットされ、前記第二のパルス発生回路の
パルスまたは前記リセット信号端子の信号のいずれかに
よりリセットされ、前記第一のＤフリップフロップは、
前記入力端子の入力信号が第一のレベルの時リセットさ
れ前記リセット信号端子のリセット信号が第一のレベル
の時セットされ、かつ、前記第二のパルス発生回路の出
力パルスの後縁で前記第一のＤフリップフロップの出力
が第二のレベルから第一のレベルに変化し、前記第二の
Ｄフリップフロップは、前記入力端子の前記入力信号が
第二のレベルあるいは前記リセット信号端子の前記リセ
ット信号が第一のレベルの時リセットされ、かつ、第一
のパルス発生回路の出力パルスの後縁で前記第二のＤフ
リップフロップ出力が第二のレベルから第一のレベルに
変化し、前記出力信号端子が、前記ＲＳフリップフロッ
プの出力信号を出力する。
号端子と、リセット入力信号端子と、出力信号端子、と
第一のＤフリップフロップと、第二のＤフリップフロッ
プと、ＲＳフリップフロップと、第一のパルス発生回路
と、第二のパルス発生回路とを備え、前記第一のパルス
発生回路は、第三のＤフリップフロップと第一の遅延回
路から構成され、前記第一のＤフリップフロップの出力
が第一のレベルから第二のレベルに切り替わると一定時
間幅のパルスを出力し、前記第二のパルス発生回路は、
第四のＤフリップフロップと第二の遅延回路から構成さ
れ、前記第二のＤフリップフロップの出力が第一のレベ
ルから第二のレベルに切り替わると一定時間幅のパルス
を出力し、前記ＲＳフリップフロップは、ふたつのＮＡ
ＮＤゲートから構成され、前記第一のパルス発生回路の
パルスによりセットされ、前記第二のパルス発生回路の
パルスまたは前記リセット信号端子の信号のいずれかに
よりリセットされ、前記第一のＤフリップフロップは、
前記入力端子の入力信号が第一のレベルの時リセットさ
れ前記リセット信号端子のリセット信号が第一のレベル
の時セットされ、かつ、前記第二のパルス発生回路の出
力パルスの後縁で前記第一のＤフリップフロップの出力
が第二のレベルから第一のレベルに変化し、前記第二の
Ｄフリップフロップは、前記入力端子の前記入力信号が
第二のレベルあるいは前記リセット信号端子の前記リセ
ット信号が第一のレベルの時リセットされ、かつ、第一
のパルス発生回路の出力パルスの後縁で前記第二のＤフ
リップフロップ出力が第二のレベルから第一のレベルに
変化し、前記出力信号端子が、前記ＲＳフリップフロッ
プの出力信号を出力する。
【００１１】
【発明の実施の形態】図１は、本発明の実施の形態の構
成を示すブロック図である。図１において、１は第一の
入力信号端子、２は第一のリセット信号端子、３は第一
のフリップフロップ、４は第一のパルス発生回路、５は
第二のフリップフロップ、６はインバータ、７は第一の
ＯＲゲート、８は第二のパルス発生回路、９は第二のＯ
Ｒゲート、１０は第三のフリップフロップ、１１は第一
の出力信号端子である。
成を示すブロック図である。図１において、１は第一の
入力信号端子、２は第一のリセット信号端子、３は第一
のフリップフロップ、４は第一のパルス発生回路、５は
第二のフリップフロップ、６はインバータ、７は第一の
ＯＲゲート、８は第二のパルス発生回路、９は第二のＯ
Ｒゲート、１０は第三のフリップフロップ、１１は第一
の出力信号端子である。
【００１２】第一のフリップフロップ３において、リセ
ット入力Ｒ１が第一の入力信号端子１に、セット入力Ｓ
１が第一のリセット信号端子２に接続されており、第一
の入力信号端子１の入力信号がハイレベルになるとリセ
ットされる。第一のパルス発生回路４において、その入
力ＩＰ１が第一のフリップフロップ３の出力Ｑ１に接続
され、第一のフリップフロップ３がリセットされると、
一定時間のパルスを発生し、このパルス幅が、ノイズを
マスクする入力信号の立ち上がりからの時間幅になる。
第三のフリップフロップ１０のセット入力Ｓ３は、第一
のパルス発生回路４の出力ＯＰ１が接続され、第一のパ
ルス発生回路４がパルスを出力するとセットされる。
ット入力Ｒ１が第一の入力信号端子１に、セット入力Ｓ
１が第一のリセット信号端子２に接続されており、第一
の入力信号端子１の入力信号がハイレベルになるとリセ
ットされる。第一のパルス発生回路４において、その入
力ＩＰ１が第一のフリップフロップ３の出力Ｑ１に接続
され、第一のフリップフロップ３がリセットされると、
一定時間のパルスを発生し、このパルス幅が、ノイズを
マスクする入力信号の立ち上がりからの時間幅になる。
第三のフリップフロップ１０のセット入力Ｓ３は、第一
のパルス発生回路４の出力ＯＰ１が接続され、第一のパ
ルス発生回路４がパルスを出力するとセットされる。
【００１３】第二のフリップフロップ５は、前記入力信
号をインバータ６で反転した信号と第一のリセット信号
端子２からのリセット信号を第一のＯＲゲート７で論理
和した出力がリセット入力Ｒ２に接続され、第一のパル
ス発生回路４の出力ＯＰ１がクロック入力Ｃ２に接続さ
れ、データ入力Ｄ２はハイレベルにクランプされる。第
二のフリップフロップ５の出力Ｑ２は、第一のパルス発
生回路４の出力パルスの後縁で、ハイレベルになる。第
二のパルス発生回路８において、その入力ＩＰ２が第二
のフリップフロップ５の出力Ｑ２に接続され、第二のフ
リップフロップ５がリセットされると、一定時間のパル
スを発生し、このパルス幅が、ノイズをマスクする入力
信号の立ち下がりからの時間幅になる。第三のフリップ
フロップ１０のリセット入力は、第二のパルス発生回路
８の出力とリセット信号を第二のＯＲゲート９で論理和
した出力が接続され、第二のパルス発生回路８がパルス
を出力するとリセットされる。第一のフリップフロップ
３は、第二のパルス発生回路８の出力ＯＰ２がクロック
入力Ｃ１に接続され、データ入力Ｄ１はハイレベルにク
ランプされる。第一のフリップフロップ３の出力Ｑ１
は、第二のパルス発生回路８の出力パルスの後縁で、ハ
イレベルになる。
号をインバータ６で反転した信号と第一のリセット信号
端子２からのリセット信号を第一のＯＲゲート７で論理
和した出力がリセット入力Ｒ２に接続され、第一のパル
ス発生回路４の出力ＯＰ１がクロック入力Ｃ２に接続さ
れ、データ入力Ｄ２はハイレベルにクランプされる。第
二のフリップフロップ５の出力Ｑ２は、第一のパルス発
生回路４の出力パルスの後縁で、ハイレベルになる。第
二のパルス発生回路８において、その入力ＩＰ２が第二
のフリップフロップ５の出力Ｑ２に接続され、第二のフ
リップフロップ５がリセットされると、一定時間のパル
スを発生し、このパルス幅が、ノイズをマスクする入力
信号の立ち下がりからの時間幅になる。第三のフリップ
フロップ１０のリセット入力は、第二のパルス発生回路
８の出力とリセット信号を第二のＯＲゲート９で論理和
した出力が接続され、第二のパルス発生回路８がパルス
を出力するとリセットされる。第一のフリップフロップ
３は、第二のパルス発生回路８の出力ＯＰ２がクロック
入力Ｃ１に接続され、データ入力Ｄ１はハイレベルにク
ランプされる。第一のフリップフロップ３の出力Ｑ１
は、第二のパルス発生回路８の出力パルスの後縁で、ハ
イレベルになる。
【００１４】次に、本発明ＬＳＩ入力回路の第一の実施
の形態の動作について、図２のタイムチャートを参照し
て説明する。リセット信号により、第一のフリップフロ
ップ３はセットされ、第二のフリップフロップ５、及び
第三のフリップフロップ１０はリセットされ、初期状態
となる。この時、本入力回路の出力は第一の出力信号端
子１１に接続され、第三のフリップフロップ１０の出力
Ｑ３なので、ローレベルである。入力信号がハイレベル
になると、第一のフリップフロップ３がリセットされ、
第一のパルス発生回路４が一定時間幅のパルスを出力す
る。第一のパルス発生回路４のパルスにより、第三のフ
リップフロップ１０がセットされるので、本入力回路の
出力はハイレベルになる。入力信号が、ノイズでローレ
ベルになっても、第二のフリップフロップ５はリセット
されたままなので、回路動作に影響はない。一定時間経
過後、第一のパルス発生回路４のパルスの後縁で、第二
のフリップフロップ５がセットされる。
の形態の動作について、図２のタイムチャートを参照し
て説明する。リセット信号により、第一のフリップフロ
ップ３はセットされ、第二のフリップフロップ５、及び
第三のフリップフロップ１０はリセットされ、初期状態
となる。この時、本入力回路の出力は第一の出力信号端
子１１に接続され、第三のフリップフロップ１０の出力
Ｑ３なので、ローレベルである。入力信号がハイレベル
になると、第一のフリップフロップ３がリセットされ、
第一のパルス発生回路４が一定時間幅のパルスを出力す
る。第一のパルス発生回路４のパルスにより、第三のフ
リップフロップ１０がセットされるので、本入力回路の
出力はハイレベルになる。入力信号が、ノイズでローレ
ベルになっても、第二のフリップフロップ５はリセット
されたままなので、回路動作に影響はない。一定時間経
過後、第一のパルス発生回路４のパルスの後縁で、第二
のフリップフロップ５がセットされる。
【００１５】このように、第二のフリップフロップ５の
セットを遅らせることにより、入力信号の立ち上がりか
ら一定時間内のノイズによるノイズパルスを出力しない
ようにしている。また本発明のＬＳＩの入力回路の出力
は、ノイズをマスクする一定時間幅のパルスによる遅れ
無しに立ち上がる。
セットを遅らせることにより、入力信号の立ち上がりか
ら一定時間内のノイズによるノイズパルスを出力しない
ようにしている。また本発明のＬＳＩの入力回路の出力
は、ノイズをマスクする一定時間幅のパルスによる遅れ
無しに立ち上がる。
【００１６】次に、入力信号がローレベルになると、第
二のフリップフロップ５がリセットされるので、第二の
パルス発生回路８が一定時間幅のパルスを出力する。第
二のパルス発生回路８のパルスにより、第三のフリップ
フロップ１０がリセットされるので、本入力回路の出力
は、ローレベルになる。入力信号が、ノイズでハイレベ
ルになっても、第一のフリップフロップ３はリセットさ
れたままなので、回路動作に影響はない。一定時間経過
後、第二のパルス発生回路８のパルスの後縁で、第一の
フリップフロップ３がセットされる。
二のフリップフロップ５がリセットされるので、第二の
パルス発生回路８が一定時間幅のパルスを出力する。第
二のパルス発生回路８のパルスにより、第三のフリップ
フロップ１０がリセットされるので、本入力回路の出力
は、ローレベルになる。入力信号が、ノイズでハイレベ
ルになっても、第一のフリップフロップ３はリセットさ
れたままなので、回路動作に影響はない。一定時間経過
後、第二のパルス発生回路８のパルスの後縁で、第一の
フリップフロップ３がセットされる。
【００１７】このように、第一のフリップフロップ３の
セットを遅らせることにより、入力信号の立ち上がりか
ら一定時間内のノイズによるノイズパルスを出力しない
ようにしている。本発明のＬＳＩの入力回路の出力は、
ノイズをマスクする一定時間幅のパルスによる遅れ無し
に立ち下がる。
セットを遅らせることにより、入力信号の立ち上がりか
ら一定時間内のノイズによるノイズパルスを出力しない
ようにしている。本発明のＬＳＩの入力回路の出力は、
ノイズをマスクする一定時間幅のパルスによる遅れ無し
に立ち下がる。
【００１８】次に、本発明第二の実施の形態について図
面を参照して詳細に説明する。図３は、本発明の実施例
の構成を示す回路図である。図３において、３１は第二
のリセット信号端子、３２は第二の入力信号端子、３３
は第二の出力信号端子、３４は第一のインバータ、３５
は第二のインバータ、３６は第一のＤフリップフロッ
プ、３７は第一のＮＯＲゲート、３８は第三のＤフリッ
プフロップ、３９は第一の遅延回路、４０は第三のイン
バータ、４１はＡＮＤゲート、４２は第二のＤフリップ
フロップ、４３は第二のＮＯＲゲート、４４は第四のＤ
フリップフロップ４５は第二の遅延回路、４６はＲＳフ
リップフロップ、５１はインバータゲート回路である。
面を参照して詳細に説明する。図３は、本発明の実施例
の構成を示す回路図である。図３において、３１は第二
のリセット信号端子、３２は第二の入力信号端子、３３
は第二の出力信号端子、３４は第一のインバータ、３５
は第二のインバータ、３６は第一のＤフリップフロッ
プ、３７は第一のＮＯＲゲート、３８は第三のＤフリッ
プフロップ、３９は第一の遅延回路、４０は第三のイン
バータ、４１はＡＮＤゲート、４２は第二のＤフリップ
フロップ、４３は第二のＮＯＲゲート、４４は第四のＤ
フリップフロップ４５は第二の遅延回路、４６はＲＳフ
リップフロップ、５１はインバータゲート回路である。
【００１９】第一のＤフリップフロップ３６は、データ
入力Ｄ１がハイレベルにクランプされ、第二のリセット
信号端子３１からのリセット信号が第一のインバータ３
４で反転されセット入力Ｓ１に印加され、第二の入力信
号端子３２からの入力信号が第二のインバータ３５で反
転されリセット入力Ｒ１に印加される。第三のＤフリッ
プフロップ３８は、データ入力Ｄ２がハイレベルにクラ
ンプされ、クロック入力Ｃ２が第一のＤフリップフロッ
プ３６の反転出力ＮＱ１に接続され、出力Ｑ２が第一の
遅延回路３９の入力に接続され、第一の遅延回路３９の
出力ＯＤ１は、前記リセット信号と第一のＮＯＲゲート
３７に入力され、第一のＮＯＲゲート３７の出力は、第
三のＤフリップフロップ３８のリセット入力Ｒ２に接続
される。第三のＤフリップフロップ３８は、第一のＤフ
リップフロップ３６の反転出力ＮＱ１の立ち上がり時
に、第一の遅延回路３９の遅延時間で決まる幅のパルス
を出力し、入力信号の立ち上がり時のノイズをマスクす
る。第三のＤフリップフロップ３８の反転出力ＮＱ２
は、ＲＳフリップフロップ４６のセット入力に接続され
る。第三のＤフリップフロップ３８の反転出力ＮＱ２は
一定時間幅のロウレベルパルスを出力するので、ＲＳフ
リップフロップ４６は、ロウレベルパルスの前縁でセッ
トされる。
入力Ｄ１がハイレベルにクランプされ、第二のリセット
信号端子３１からのリセット信号が第一のインバータ３
４で反転されセット入力Ｓ１に印加され、第二の入力信
号端子３２からの入力信号が第二のインバータ３５で反
転されリセット入力Ｒ１に印加される。第三のＤフリッ
プフロップ３８は、データ入力Ｄ２がハイレベルにクラ
ンプされ、クロック入力Ｃ２が第一のＤフリップフロッ
プ３６の反転出力ＮＱ１に接続され、出力Ｑ２が第一の
遅延回路３９の入力に接続され、第一の遅延回路３９の
出力ＯＤ１は、前記リセット信号と第一のＮＯＲゲート
３７に入力され、第一のＮＯＲゲート３７の出力は、第
三のＤフリップフロップ３８のリセット入力Ｒ２に接続
される。第三のＤフリップフロップ３８は、第一のＤフ
リップフロップ３６の反転出力ＮＱ１の立ち上がり時
に、第一の遅延回路３９の遅延時間で決まる幅のパルス
を出力し、入力信号の立ち上がり時のノイズをマスクす
る。第三のＤフリップフロップ３８の反転出力ＮＱ２
は、ＲＳフリップフロップ４６のセット入力に接続され
る。第三のＤフリップフロップ３８の反転出力ＮＱ２は
一定時間幅のロウレベルパルスを出力するので、ＲＳフ
リップフロップ４６は、ロウレベルパルスの前縁でセッ
トされる。
【００２０】第二のＤフリップフロップ４２は、データ
入力Ｄ３がハイレベルにクランプされ、クロック入力Ｃ
３が第三のＤフリップフロップ３８の反転出力ＮＱ２に
接続され、リセット信号Ｒ３が第三のインバータ４０で
反転された信号と入力信号とのＡＮＤゲート４１による
論理積がリセット入力に印加される。第四のＤフリップ
フロップ４４は、データ入力Ｄ４がハイレベルにクラン
プされ、クロック入力Ｃ４が第二のＤフリップフロップ
４２の反転出力ＮＱ３に接続され、出力Ｑ４が第二の遅
延回路４５の入力ＩＤ２に接続され、第二の遅延回路４
５の出力ＯＤ２は、前記リセット信号と第二のＮＯＲゲ
ート４３に入力され、第二のＮＯＲゲート４３の出力
は、第四のＤフリップフロップ４４のリセット入力Ｒ４
に接続される。第四のＤフリップフロップ４４は、第二
のＤフリップフロップ４２の反転出力の立ち上がり時
に、第二の遅延回路４５の遅延時間で決まる幅のパルス
を出力し、入力信号の立ち下がり時のノイズをマスクす
る。第四のＤフリップフロップ４４の反転出力ＮＱ４
は、ＲＳフリップフロップ４６のリセット入力に接続さ
れる。第四のＤフリップフロップ４４の反転出力ＮＱ４
は一定時間幅の負パルスを出力するので、ＲＳフリップ
フロップ４６は、負パルスの前縁でリセットされる。
入力Ｄ３がハイレベルにクランプされ、クロック入力Ｃ
３が第三のＤフリップフロップ３８の反転出力ＮＱ２に
接続され、リセット信号Ｒ３が第三のインバータ４０で
反転された信号と入力信号とのＡＮＤゲート４１による
論理積がリセット入力に印加される。第四のＤフリップ
フロップ４４は、データ入力Ｄ４がハイレベルにクラン
プされ、クロック入力Ｃ４が第二のＤフリップフロップ
４２の反転出力ＮＱ３に接続され、出力Ｑ４が第二の遅
延回路４５の入力ＩＤ２に接続され、第二の遅延回路４
５の出力ＯＤ２は、前記リセット信号と第二のＮＯＲゲ
ート４３に入力され、第二のＮＯＲゲート４３の出力
は、第四のＤフリップフロップ４４のリセット入力Ｒ４
に接続される。第四のＤフリップフロップ４４は、第二
のＤフリップフロップ４２の反転出力の立ち上がり時
に、第二の遅延回路４５の遅延時間で決まる幅のパルス
を出力し、入力信号の立ち下がり時のノイズをマスクす
る。第四のＤフリップフロップ４４の反転出力ＮＱ４
は、ＲＳフリップフロップ４６のリセット入力に接続さ
れる。第四のＤフリップフロップ４４の反転出力ＮＱ４
は一定時間幅の負パルスを出力するので、ＲＳフリップ
フロップ４６は、負パルスの前縁でリセットされる。
【００２１】第一の遅延回路３９及び第二の遅延回路４
５の構成の一例を、図４に示す。図４を参照すると、遅
延回路は、インバータゲート回路５１を偶数個縦続接続
しているが、配線遅延で実現してもよいし、高精度が必
要な場合は、カウンタでクロックをカウントしたタイマ
で実現しても良い。また、立ち上がりと立ち下がりそれ
ぞれのノイズのマスク時間に合わせるために、第一の遅
延回路３９と第二の遅延回路４５のインバータゲート回
路５１の縦続接続数を異なった値にしても良い。
５の構成の一例を、図４に示す。図４を参照すると、遅
延回路は、インバータゲート回路５１を偶数個縦続接続
しているが、配線遅延で実現してもよいし、高精度が必
要な場合は、カウンタでクロックをカウントしたタイマ
で実現しても良い。また、立ち上がりと立ち下がりそれ
ぞれのノイズのマスク時間に合わせるために、第一の遅
延回路３９と第二の遅延回路４５のインバータゲート回
路５１の縦続接続数を異なった値にしても良い。
【００２２】次に本発明のＬＳＩ入力回路の第二の実施
の形態の動作について、図５を参照して詳細に説明す
る。図５において、第二の入力信号端子３２に印加され
る入力信号は、立ち上がりと立ち下がりにノイズがあ
る。まず、リセット信号が印加されると、第一のＤフリ
ップフロップ３６はセットされ、第三のＤフリップフロ
ップ３８と第二のＤフリップフロップ４２と第四のＤフ
リップフロップ４４とＲＳフリップフロップ４６はリセ
ットされ、初期状態となる。この時、出力信号は、ロー
レベルである。次に入力信号がハイレベルになると、第
一のＤフリップフロップ３６はリセットされ、反転出力
ＱＮ１が立ち上がる。反転出力ＱＮ１の立ち上がりで第
三のＤフリップフロップ３８の出力はハイレベルにな
る。同時に第三のＤフリップフロップ３８の反転出力Ｑ
Ｎ２がローレベルになるので、ＲＳフリップフロップ４
６はセットされるので、出力信号はハイレベルになる。
この時、入力信号がノイズでローレベルに戻っても、第
二のＤフリップフロップ４２の反転出ＱＮ３はハイレベ
ルのまま変化しない。従って、出力信号は立ち上がり時
のノイズの影響を受けない。第一の遅延回路３９の遅延
時間後、第一のＮＯＲゲート３７の出力がローレベルに
なるので、第三のＤフリップフロップ３８はリセットさ
れる。第三のＤフリップフロップ３８の反転出力ＱＮ２
の立ち上がり時に、第二のＤフリップフロップ４２の反
転出力ＱＮ３がローレベルになる。
の形態の動作について、図５を参照して詳細に説明す
る。図５において、第二の入力信号端子３２に印加され
る入力信号は、立ち上がりと立ち下がりにノイズがあ
る。まず、リセット信号が印加されると、第一のＤフリ
ップフロップ３６はセットされ、第三のＤフリップフロ
ップ３８と第二のＤフリップフロップ４２と第四のＤフ
リップフロップ４４とＲＳフリップフロップ４６はリセ
ットされ、初期状態となる。この時、出力信号は、ロー
レベルである。次に入力信号がハイレベルになると、第
一のＤフリップフロップ３６はリセットされ、反転出力
ＱＮ１が立ち上がる。反転出力ＱＮ１の立ち上がりで第
三のＤフリップフロップ３８の出力はハイレベルにな
る。同時に第三のＤフリップフロップ３８の反転出力Ｑ
Ｎ２がローレベルになるので、ＲＳフリップフロップ４
６はセットされるので、出力信号はハイレベルになる。
この時、入力信号がノイズでローレベルに戻っても、第
二のＤフリップフロップ４２の反転出ＱＮ３はハイレベ
ルのまま変化しない。従って、出力信号は立ち上がり時
のノイズの影響を受けない。第一の遅延回路３９の遅延
時間後、第一のＮＯＲゲート３７の出力がローレベルに
なるので、第三のＤフリップフロップ３８はリセットさ
れる。第三のＤフリップフロップ３８の反転出力ＱＮ２
の立ち上がり時に、第二のＤフリップフロップ４２の反
転出力ＱＮ３がローレベルになる。
【００２３】次に入力信号がローレベルになると、第二
のＤフリップフロップ４２はリセットされ、ＱＮ３が立
ち上がる。反転出力ＱＮ３の立ち上がりで第二のＤフリ
ップフロップ４２の出力Ｑ４はハイレベルになる。同時
に第四のＤフリップフロップ４４の反転出力ＱＮ４がロ
ーレベルになるので、ＲＳフリップフロップ４６はリセ
ットされるので、第二の出力信号端子３３出力信号はロ
ーレベルになる。この時、入力信号がノイズでハイレベ
ルに戻っても、第一のＤフリップフロップ３６の反転出
力ＱＮ１はハイレベルのまま変化しない。従って、前記
出力信号は立ち下がり時のノイズの影響を受けない。第
二の遅延回路４５の遅延時間後、第二のＮＯＲゲート４
３の出力がローレベルになるので、第四のＤフリップフ
ロップ４４はリセットされる。第四のＤフリップフロッ
プ４４の反転出力ＱＮ４の立ち上がり時に、第一のＤフ
リップフロップ３６の反転出力ＱＮ１がローレベルにな
り、初期状態に戻る。
のＤフリップフロップ４２はリセットされ、ＱＮ３が立
ち上がる。反転出力ＱＮ３の立ち上がりで第二のＤフリ
ップフロップ４２の出力Ｑ４はハイレベルになる。同時
に第四のＤフリップフロップ４４の反転出力ＱＮ４がロ
ーレベルになるので、ＲＳフリップフロップ４６はリセ
ットされるので、第二の出力信号端子３３出力信号はロ
ーレベルになる。この時、入力信号がノイズでハイレベ
ルに戻っても、第一のＤフリップフロップ３６の反転出
力ＱＮ１はハイレベルのまま変化しない。従って、前記
出力信号は立ち下がり時のノイズの影響を受けない。第
二の遅延回路４５の遅延時間後、第二のＮＯＲゲート４
３の出力がローレベルになるので、第四のＤフリップフ
ロップ４４はリセットされる。第四のＤフリップフロッ
プ４４の反転出力ＱＮ４の立ち上がり時に、第一のＤフ
リップフロップ３６の反転出力ＱＮ１がローレベルにな
り、初期状態に戻る。
【００２４】
【発明の効果】このように、本発明の第一の効果は、一
定時間のパルスを発生するパルス発生回路を用い入力信
号の変化点から一定時間入力信号をマスクすることによ
り、ノイズのある入力信号に対して、遅延することなく
ノイズのない信号を出力することができる。
定時間のパルスを発生するパルス発生回路を用い入力信
号の変化点から一定時間入力信号をマスクすることによ
り、ノイズのある入力信号に対して、遅延することなく
ノイズのない信号を出力することができる。
【００２５】第２の効果は、入力信号のノイズをマスク
するパルス発生回路の出力の前縁で、出力信号を切り替
えるようにして、従来例のようなマスク終了後に出力信
号が切り替わることのよる遅れを無くし、ＬＳＩの高速
化が可能になる。
するパルス発生回路の出力の前縁で、出力信号を切り替
えるようにして、従来例のようなマスク終了後に出力信
号が切り替わることのよる遅れを無くし、ＬＳＩの高速
化が可能になる。
【図１】本発明の実施の形態の構成を示す回路図であ
る。
る。
【図２】本発明の実施の形態の動作を示すタイムチャー
トである。
トである。
【図３】本発明の実施例の構成を示す回路図である。
【図４】本発明の実施例の遅延回路の構成を示す回路図
である。
である。
【図５】本発明の実施例の動作を示すタイムチャートで
ある。
ある。
【図６】従来の入力回路の構成を示す回路図である。
【図７】従来の入力回路の動作を示すタイムチャートで
ある。
ある。
【図８】従来の入力回路の動作を示すタイムチャートで
ある。
ある。
１ 第一の入力信号端子 ２ 第一のリセット信号端子 ３ 第一のフリップフロップ ４ 第一のパルス発生回路 ５ 第二のフリップフロップ ６ インバータ ７ 第一のＯＲゲート ８ 第二のパルス発生回路 ９ 第二のＯＲゲート １０ 第三のフリップフロップ １１ 第一の出力信号端子 ３１ 第二のリセット信号端子 ３２ 第二の入力信号端子 ３３ 第二の出力信号端子 ３４ 第一のインバータ ３５ 第二のインバータ ３６ 第一のＤフリップフロップ ３７ 第一のＮＯＲゲート ３８ 第三のＤフリップフロップ ３９ 第一の遅延回路 ４０ 第三のインバータ ４１ ＡＮＤゲート ４２ 第二のＤフリップフロップ ４３ 第二のＮＯＲゲート ４４ 第四のＤフリップフロップ ４５ 第二の遅延回路 ４６ ＲＳフリップフロップ ５１ インバータゲート回路
Claims (5)
- 【請求項１】 ＬＳＩの入力回路において、入力信号端
子と、リセット入力信号端子と、出力信号端子、と第一
のフリップフロップと、第二のフリップフロップと、第
三のフリップフロップと、第一のパルス発生回路と、第
二のパルス発生回路とを備え、 前記第一のフリップフロップは、前記入力端子の入力信
号が第一のレベルの時リセットされ前記リセット信号端
子のリセット信号が第一のレベルの時セットされ、か
つ、前記第二のパルス発生回路の出力パルスの後縁で前
記第一のフリップフロップの出力が第二のレベルから第
一のレベルに変化し、 前記第二のフリップフロップは、前記入力端子の前記入
力信号が第二のレベルあるいは前記リセット信号端子の
前記リセット信号が第一のレベルの時リセットされ、か
つ、第一のパルス発生回路の出力パルスの後縁で前記第
二のフリップフロップ出力が第二のレベルから第一のレ
ベルに変化し、 前記第三のフリップフロップは、前記第一のパルス発生
回路のパルスによりセットされ、前記第二のパルス発生
回路のパルスまたは前記リセット信号端子の信号のいず
れかによりリセットされ、 前記第一のパルス発生回路は、前記第一のフリップフロ
ップの出力が第一のレベルから第二のレベルに切り替わ
ると一定時間幅のパルスを出力し、 前記第二のパルス発生回路は、前記第二のフリップフロ
ップの出力が第一のレベルから第二のレベルに切り替わ
ると一定時間幅のパルスを出力し、 前記出力端子が、前記第三のフリップフロップの出力信
号を出力する、ことを特徴とするＬＳＩの入力回路。 - 【請求項２】 前記第一のフリップフロップおよび前記
第二のフリップフロップがＤフリップフロップであり、
前記第三のフリップフロップがＲＳフリップフロップで
ある請求項１記載のＬＳＩの入力回路。 - 【請求項３】 ＬＳＩの入力回路において、入力信号端
子と、リセット入力信号端子と、出力信号端子、と第一
のＤフリップフロップと、第二のＤフリップフロップ
と、ＲＳフリップフロップと、第一のパルス発生回路
と、第二のパルス発生回路とを備え、 前記第一のパルス発生回路は、第三のＤフリップフロッ
プと第一の遅延回路から構成され、前記第一のＤフリッ
プフロップの出力が第一のレベルから第二のレベルに切
り替わると一定時間幅のパルスを出力し、 前記第二のパルス発生回路は、第四のＤフリップフロッ
プと第二の遅延回路から構成され、前記第二のＤフリッ
プフロップの出力が第一のレベルから第二のレベルに切
り替わると一定時間幅のパルスを出力し、 前記ＲＳフリップフロップは、前記第一のパルス発生回
路のパルスによりセットされ、前記第二のパルス発生回
路のパルスまたは前記リセット信号端子の信号のいずれ
かによりリセットされ、 前記第一のＤフリップフロップは、前記入力端子の入力
信号が第一のレベルの時リセットされ前記リセット信号
端子のリセット信号が第一のレベルの時セットされ、か
つ、前記第二のパルス発生回路の出力パルスの後縁で前
記第一のＤフリップフロップの出力が第二のレベルから
第一のレベルに変化し、 前記第二のＤフリップフロップは、前記入力端子の前記
入力信号が第二のレベルあるいは前記リセット信号端子
の前記リセット信号が第一のレベルの時リセットされ、
かつ、第一のパルス発生回路の出力パルスの後縁で前記
第二のＤフリップフロップ出力が第二のレベルから第一
のレベルに変化し、 前記出力端子が、前記ＲＳフリップフロップの出力信号
を出力する、ことを特徴とするＬＳＩの入力回路。 - 【請求項４】 前記遅延素子が偶数個のインバータゲー
トから構成されていることを特徴とする請求項２記載の
ＬＳＩ入力回路。 - 【請求項５】 請求項１、２、３または４記載のＬＳＩ
の入力回路を有するデジタル電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9291255A JP3052914B2 (ja) | 1997-10-23 | 1997-10-23 | Ｌｓｉの入力回路およびデジタル電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9291255A JP3052914B2 (ja) | 1997-10-23 | 1997-10-23 | Ｌｓｉの入力回路およびデジタル電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11127071A JPH11127071A (ja) | 1999-05-11 |
| JP3052914B2 true JP3052914B2 (ja) | 2000-06-19 |
Family
ID=17766503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9291255A Expired - Fee Related JP3052914B2 (ja) | 1997-10-23 | 1997-10-23 | Ｌｓｉの入力回路およびデジタル電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052914B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245977A (ja) * | 2005-03-03 | 2006-09-14 | Fuji Xerox Co Ltd | パルス信号再生装置 |
-
1997
- 1997-10-23 JP JP9291255A patent/JP3052914B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11127071A (ja) | 1999-05-11 |
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Legal Events
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|---|---|---|---|
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