JPS62176320A - 半導体集積回路用入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力信号に含まれるノイズ等を除去しうる半
導体集積回路用入力回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、第２図のような
ものがあった。以下、その構成を説明する。

第２図は従来の半導体集積回路用入力回路の一構成例を
示す回路図である。

一般に、入力回路はインバータ、ナンド回路（以下、Ｈ
ＡＮＤ回路という）、ノア回路（以下、ＮＯＲ回路とい
う）等で構成され、第２図では相補型ＭＯＳ集積回路（
以下、ＣＭＯＳ集積回路という）で構成されるインバー
タ回路が示されている。

この入力回路は、入力信号Ｖｌが入力される入力端子ｌ
、出力信号ｖＯが送出される出力端子２、Ｈレベルの電
源電圧が印加される電源端子３、及びＬレベルの電源電
圧が印加される電源端子４を有している。電源端子３．
４間にはＰＭＯＳ　）ランジスタ（以下、単にＰＭＯ５
ｔという）５及びＮＭＯＳ　）ランジスタ（以下、単に
ＮＭ（ＩＳという）６が直列接続され、そのＰ）ＩＯＳ
５及びＮＭＯＳ６のゲートが入力端子１に、そのＰＭＯ
Ｓ　５及びＮＭＯＳ　６のドレインが出力端子２にそれ
ぞれ接続されている。

次に動作について説明する。

Ｈレベルの入力信号ＶＩが入力端子ｌに印加されると、
ＰＭＯ！３５がオン状態、ＮＭＯＳ　６がオフ状態とな
り、出力端子２にはＨレベルの出力信号ｖＯが出力され
る。一方、Ｌレベルの入力信号Ｖｌが入力端子ｌに印”
加されると、ＰＭＯＳ５がオフ状態、ＮＭＯＳ　６がオ
ン状態となり、出力端子２にはＬレベルの出力信号ｖＯ
が出力される。このように、この入力回路は、インバー
タとして動作する。

第３図は入力信号ＶｌがＬレベルからＨレベルに変化し
た時の出力信号ｖＯの波形図である。

第３図に示すように、入力信号ＶｌがＬレベルからＡ点
のレベルまでは、出力信号ｖＯがＨレベル付近にあり、
その変化が少ない、同様に入力信号ＶｌがＢ点のレベル
からＨレベルまでは、出力信号ｖＯがＬレベル付近にあ
り、その変化が少ない、ところが、入力信号ＶｌがＡ点
からＢ点のレベルに変化すると、出力信号ｖＯは０点か
らＤ点へと大きく変化する。すなわち、Ａ点〜Ｂ点の間
に閾値を持っており、入力信号ＶＩとしてＬレベルから
Ｈレベル、またはＨレベルからＬレベルに、急速に変化
する信号が入力端子ｌに入力される場合、該入力回路は
インバータとして動作する。

（発明が解決しようとする問題点） しかしながら、上記構成の入力回路では、次のような問
題点があった。

入力信号ＶＩの変化が遅いとき、第３図のＡ点とＢ点の
間の変化時間が長いため、入力信号Ｖｌに微少なノイズ
が乗った場合にはそのノイズが大きく増幅されて出力信
号に現われる。そのため、この種の入力回路は、クロッ
ク信号やストローブ信号等の入力用に用いると、誤動作
を起しやすく、ノイズに弱いという問題点があった。

本発明は前記従来技術が持っていた問題点のうち、入力
信号の微少なノイズ等による誤動作の点について解決し
た半導体集積回路用入力回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、半導体集積回路
用入力回路を、少なくとも、入力信号をある一定時間遅
らせる遅延回路と、前記入力信号と前記遅延回路の出力
信号とからセット信号及びリセット信号を生成する論理
回路と、前記セット信号及びリセット信号によりセット
及びリセー、トされそれに応じた出力信号を送出するフ
リップフロップ回路とで、構成したものである。

（作　用） 本発明によれば、以上のように半導体集積回路用入力回
路を構成したので、遅延回路は入力信号を遅らせ、この
遅らせた信号と入力信号とから論理回路でセット信号及
びリセット信号を作り、これらのセット信号及びリセッ
ト信号でフリップフロップ回路の動作状態を変えて出力
信号を送出する。この際、遅延回路による遅延動作と、
フリップフロップ回路の動作タイミングとにより、入力
信号に含まれるノイズ等が除去されて安定した出力信号
が得られる。従って前記問題点を除去できるのである。

（実施例） 第１図は本発明の第１の実施例を示す半導体集積回路用
入力回路の回路図である。

この入力回路は入力信号Ｖｌを入力する入力端子１１、
及び出力信号ｖＯを出力する出力端子１２を有し、その
入出力端子１１．１２間にはバッファ回路１３と、遅延
回路１４と、２人力のアンド回路（以下、　ＡＮＤ回路
という）１５及び２人力のＮＯＲ回路１Ｂからなる論理
回路と、リセット・セット型フリップフロップ回路（以
下、Ｒ５−ＦＦという）１７とが接続されている。

ここで、入力端子１１はバッファ回路１３及び遅延回路
１４の各入力側に接続され、そのバッファ回路１３の出
力側がＡＮＤ回路１５及びＮＯＲ回路１８の各入力側に
、その遅延回路１４の出力側が該ＡＮＤ回路１５及びＮ
ＯＲ回路１６の各入力側にそれぞれ接続されている。Ａ
ＮＤ回路１５の出力側はＲ３−ＦＦ１７におけるセット
信号Ｓの入力端子に、ＮＯＲ回路１Ｂの出力側は該Ｒ５
−ＦＦ１７におけるリセット信号Ｈの入力端子にそれぞ
れ接続され、さらにそのＲ５−ＦＦ１７における出力信
号Ｑの出力端子が出力端子１２に接続されている。なお
、第１図中、ｖｌはバッファ回路１３の出力信号、およ
びｖ２は遅延回路１４の出力信号である。

第４図は第１図におけるＲ５−ＦＦ１７の回路構成例を
示すものである。このＲ５−ＦＦ１７は、一対の２人力
ＮＯＲ回路１８．１９がたすき接続された回路構成をな
し、その真理値表は第１表のようになる。

第１表 次に、以上のように構成される入力回路の動作を第５図
及び第６図を参照しつつ説明する。なお、第５図は入力
信号Ｖｌにノイズが含まれない場合の信号波形図、およ
び第６図は入力信号ｖＩの立上りと立下りにノイズが含
まれる場合の信号波形図である。

（１）第５図の信号波形図の場合 （ｉ）時点ｔ。

人力信号ＶＩがＬレベルのとき、出力信号Ｖｌ、Ｖ２及
びリセット信号ＳはＬレベルで、リセット信号ＲがＨレ
ベルとなる。そのため、Ｒ９−ＦＦ１７の出力信号Ｑ（
すなわち、ｖＯ）はＬレベルとなり、それが出力端子１
２から出力される。

（百）時点Ｕ 入力信号ＶＩがＬレベルからＨレベルに変化したとき、
出力信号ｖ１はＨレベルに変化するが、出力信号ｖ２は
遅延回路１４の作用により、Ｌレベルのままであるため
、セット信号Ｓ及びリセット信号Ｒが共にＬレベルとな
る。そのため、Ｒ５−ＦＦ１７は前の状態を保持し、そ
の出力信号ｖＯがＬレベルのままである。

（ｉｉｉ）時点ｔ２ 遅延回路１４のもつ所定の遅延時間が経過すると、出力
信号ｖ２もＨレベルになるため、セット信号ＳがＨレベ
ルになってＲ９−ＦＦ１７の出力信号ｖＯがＨレベルと
なる。

（ｉマ）時点ｔ２〜ｔ３ 人力信号ＶｌがＨレベルからＬレベルに変化するとき、
出力信号Ｖｌ、Ｖ２及びセット信号ＳがＨレベルで、リ
セット信号ＲがＬレベルのため、Ｒ９−ＦＦ１７の出力
信号ＶＯはＨレベルで、それが出力端子１２から出力さ
れる。

（Ｗ）時点ｔ３ 人力信号ＶＩがＨレベルからＬレベルに変化した直後で
は、出力信号Ｖ１はＬレベルに変化するが、出力信号ｖ
２は遅延回路１４の作用によりＨレベルのままである。

そのため、セット信号Ｓ及びリセット信号Ｒが共にＬレ
ベルとなり、Ｒ５−ＦＦ　１７は前の状態を保持し、Ｈ
レベルの出力信号ｖＯを出力する。

（マｉ）時点ｔ４ 遅延回路１４のもつ所定の遅延時間が経過すると、出力
信号ｖ２もＬレベルとなるため、リセット信号ＲはＨレ
ベルとなってＲＳ−ＦＦＩ？の出力信号ＶＯがＬレベル
となる。

このように、入力信号ＶＩの波形に応じてそれが所定の
時間経過後に出力端子１２から出力される。

（２）第６図の信号波形図の場合 （ｉ）時点ｔｏ−ｔ２ 人力信号ＶＩの立上りにノイズが乗った場合、出力信号
ｖ１には直ちに入力ノイズの影響が現われるが、出力信
号ｖ２では遅延回路１４の遅延時間後に該ノイズの影響
が現われる。そして出力信号ｖ１のノイズは、出力信号
ｖ２がＬレベルとなっているためＬレベルのセット信号
Ｓには現われないが、リセット信号Ｒには該ノイズの影
響が現われる。ところが、Ｒ９−ＦＦ１７かリセット状
態でその出力信号ｖＯがＬレベルとなっているところへ
、さらにノイズを含むリセット信号Ｒが加えられること
になるため、該ＲＳ−ＦＦＩ？の状態は変化しない。

また、出力信号ｖ２にノイズが現われた時には、出力信
号ｖ１がＨレベルとなっているため、リセット信号Ｒが
Ｌレベルとなるが、セット信号Ｓには出力信号ｖ２のノ
イズの影響が現おれる。そのノイズはＲ５−ＦＦ１７を
セット状態にし、さらにセット信号Ｓを加えることにな
るため、１回目のセット信号ＳによりＲ５−ＦＦ１７を
セットすることで出力信号ＶＯはＬレベルからＨレベル
に変化するが、セット信号ＳのノイズははＲ５−ＦＦ１
７をさらにセットするノイズとなるため、出力信号ｖｏ
にノイズの影響が現われない。

（ｉｉ）時点ｔ２〜ｔ４ 人力信号Ｖｌの立下りのノイズについても、同様に、出
力信号ｖ１にはノイズの影響が現われるが、出力信号ｖ
２にノイズの影響が現われるのは、遅延回路１４の遅延
時間後である。出力信号ｖ１のノイズは、出力信号ｖ２
がＨレベルとなっているため、Ｌレベルのリセット信号
Ｒには現われないが、セット信号Ｓには該ノイズの影響
が現われる。ところが、そのノイズは、セット状態にあ
るＲＳ−ＦＦＩ？にさらにセット信号Ｓを印加すること
になるため、該Ｒ５−ＦＦ１７の状態は変化しない。

また、出力信号ｖ２にノイズが現われた時には、出力信
号ＶｌがＬレベルとなっているため、セット信号ＳはＬ
レベルとなってノイズの影響が現われないが、リセット
信号Ｒにはノイズの影響が現われる。しかし、そのノイ
ズは、Ｒ５−ＦＦ１７をリセット状態にし、さらにリセ
ット信号Ｒを加えることになるため、１回目のリセット
信号によりＲ５−ＦＦ１７をリセットすることで、出力
信号ｖＯがＨレベルからＬレベルに変化するが、リセッ
ト信号ＲのノイズはＲ９−ＦＦ１７をさらにリセットす
る信号となるため、出力信号ＶＯにノイズの影響が現わ
れない。

このように、入力信号ＶＩの立上り及び立下りにノイズ
が乗るような場合でも、本実施例の入力回路を通すこと
で、ノイズが除去された出力信号ｖＯを得ることができ
、ノイズによる誤動作を防止できる。

第７図は本発明の第２の実施例を示す入力回路の回路図
である。

この入力回路が第１の実施例と異なる点は、論理回路を
、２人力のＨＡＮＤ回路２５及び２人力のオア回路（以
下、　ＯＲ回路という）２Ｂで構成すると共に、そのＨ
ＡＮＤ回路２５の出力信号を反転セット信号“Ｓ−１お
よびＯＲ回路２８の出力信号を反転リセット信号■とし
て動作状態を変化する反転型ＲＳフリップフロップ回路
（以下、π−ＦＦという）２７を設け、該ｆＨ−ＦＦ　
２７の出力信号Ｑを出力信号ｖＯとして出力端子１２か
ら送出する構成にしたことである。

第８図は第７図におけるＨ−ｐＦ２７の回路構成例を示
すものである。このｆ２’Ｊ−ＦＦ　２７は、一対の２
人力ＮＡＮＤ回路２８．２９がたすき接続された回路構
成をなし、その真理値表は第２表のようになる。

第２表 この第２の実施例では、ＮＡＮＤ回路２５及びＯＲ回路
２６からそれぞれ反転したセット信号ｎびリセット信号
■を出力しているが、それに応じて反転型のｆＨ−ＦＦ
　２７で論理動作を行わせて第１図と同一の出力信号Ｑ
を得る構成であるため、第１の実施例と同様の作用、効
果が得られる。

なお、上記実施例では、論理回路を第１図のようなＡＮ
Ｄ回路１５及びＮＯＲ回路１Ｂ、または第７図のような
ＮＡＮＤ回路２５及びＯＲ回路２Ｂで構成したが、これ
ら以外のゲート回路で構成してもよく、さらにそれに応
じてフリップフロップ回路の回路構成を第４図及び第８
図以外のものに種々変形可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば。

入力回路を少なくとも遅延回路、論理回路及びフリップ
フロップ回路で構成したので、入力信号における立上り
や、立下り時のノイズに対してそのノイズを除去できる
。同様に、信号線の反射等によるオーバーシュートや、
アンダーシュート等による誤動作も防止できる。さらに
、入力信号の立上り、及び立下り時間が遅い波形に対し
ても安定した動作が得られる。そのため、パワーオンリ
セット型のリセット信号を始めとする種々の入力回路に
適用可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す入力回路の回路図
、第２図は従来の入力回路の回路図、第３図は第２図の
動作波形図、第４図は第１図におけるＲ９−ＦＦの回路
図、第５図及び第６図は第１図の動作を説明するための
信号波形図、第７図は本発明の第２の実施例を示す入力
回路の回路図、第８図は第７図におけるｆｌ”１ｆｆ−
ＦＦの回路図である。 １４・・・・・・遅延回路、１５・・・・・・ＡＮＤ回
路、１Ｂ・・・・・・ＮＯＲ回路、１７・・・・・・Ｒ
５−ＦＦ、２５・・・・・・ＮＡＮ１１回路、２６・・
・・・・ＯＲ回路、２７・・・・・・小ＪＦ回路。 出願人代理人　　　柿　　本　　恭　　成本究明の入力
回路 第１図 入力電イΩ 第２図の動作波形図 第３図 第１図の信号放形図 第５図 第１図の信号波形図 第６図 本発明の他の入力回路 第７図中の品−ＦＦ 第８図

Claims (1)

1. 【特許請求の範囲】 入力信号をある一定時間遅らせる遅延回路と、前記入力
   信号と前記遅延回路の出力信号とからセット信号及びリ
   セット信号を生成する論理回路と、 前記セット信号及びリセット信号によりセット及びリセ
   ットされそれに応じた出力信号を送出するフリップフロ
   ップ回路とを、 備えた半導体集積回路回路用入力回路。