JP2003223241A - リセットコントロール装置 - Google Patents
リセットコントロール装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 ノイズキャンセラー通過後の外部リセット信
号（つまり、ＮＣ信号）のパルス幅がクロック信号の周
期よりも短いと、ＮＣ信号をサンプリングすることがで
きない。この結果、内部リセット信号を生成できないと
いう課題があった。 【解決手段】 外部リセット信号が入力されると、該外
部リセット信号に応じてリセットコントロールを行うリ
セットコントロール装置において、前記外部リセット信
号に応じてカウント開始信号を送出するカウント開始信
号生成手段と、前記カウント開始信号を受けるとカウン
トを開始するカウンタ手段と、前記外部リセット信号に
応じて内部リセット信号を出力すると共に、前記カウン
タ手段が予め設定されたカウント値をカウントすると、
前記内部リセット信号の出力を停止するリセット信号生
成手段とを備える。
号（つまり、ＮＣ信号）のパルス幅がクロック信号の周
期よりも短いと、ＮＣ信号をサンプリングすることがで
きない。この結果、内部リセット信号を生成できないと
いう課題があった。 【解決手段】 外部リセット信号が入力されると、該外
部リセット信号に応じてリセットコントロールを行うリ
セットコントロール装置において、前記外部リセット信
号に応じてカウント開始信号を送出するカウント開始信
号生成手段と、前記カウント開始信号を受けるとカウン
トを開始するカウンタ手段と、前記外部リセット信号に
応じて内部リセット信号を出力すると共に、前記カウン
タ手段が予め設定されたカウント値をカウントすると、
前記内部リセット信号の出力を停止するリセット信号生
成手段とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、電気・電子機器
のリセットをコントロールする際に用いられるリセット
コントロール装置に係り、特に半導体集積装置のリセッ
トをコントロールするためのリセットコントロール装置
に関するものである。
のリセットをコントロールする際に用いられるリセット
コントロール装置に係り、特に半導体集積装置のリセッ
トをコントロールするためのリセットコントロール装置
に関するものである。
【０００２】
【従来の技術】一般に、電気・電子機器（例えば、半導
体集積装置）等では、外部からリセット信号（外部リセ
ット信号）が与えられると、リセット状態（初期状態）
となる。そして、外部リセット信号の入力期間（アサー
ト期間）にかかわらず、電気・電子機器のリセットを確
実に行うためのリセット期間（内部リセット期間）を確
保するため、リセットコントロール装置が用いられる。
体集積装置）等では、外部からリセット信号（外部リセ
ット信号）が与えられると、リセット状態（初期状態）
となる。そして、外部リセット信号の入力期間（アサー
ト期間）にかかわらず、電気・電子機器のリセットを確
実に行うためのリセット期間（内部リセット期間）を確
保するため、リセットコントロール装置が用いられる。
【０００３】図６は従来のリセットコントロール装置を
示す構成図である。図において、１は外部リセット端
子、２はノイズキャンセラー、３はＤ−フリップフロッ
プ、４はＤ−フリップフロップ（Ｆ／Ｆ）、５はＡＮＤ
ゲート、６は組合せ回路、７はＡＮＤゲート、８はＤラ
ッチ、９はカウンタ、１０はＤ−フリップフロップ（Ｆ
／Ｆ）、１１はインバータである。また、Ｆ／Ｆ１０に
はクロック信号ＣＬＫが与えられ、Ｄラッチ３及びＦ／
Ｆ４にはクロック信号ＣＬＫを反転した反転信号｛ＣＬ
Ｋ（バー）で表す｝が与えられる。該装置は、後述する
ようにして、外部リセット端子１から入力される外部リ
セット信号に応じて内部リセット信号を出力し、この内
部リセット信号によって半導体集積装置をリセットす
る。
示す構成図である。図において、１は外部リセット端
子、２はノイズキャンセラー、３はＤ−フリップフロッ
プ、４はＤ−フリップフロップ（Ｆ／Ｆ）、５はＡＮＤ
ゲート、６は組合せ回路、７はＡＮＤゲート、８はＤラ
ッチ、９はカウンタ、１０はＤ−フリップフロップ（Ｆ
／Ｆ）、１１はインバータである。また、Ｆ／Ｆ１０に
はクロック信号ＣＬＫが与えられ、Ｄラッチ３及びＦ／
Ｆ４にはクロック信号ＣＬＫを反転した反転信号｛ＣＬ
Ｋ（バー）で表す｝が与えられる。該装置は、後述する
ようにして、外部リセット端子１から入力される外部リ
セット信号に応じて内部リセット信号を出力し、この内
部リセット信号によって半導体集積装置をリセットす
る。
【０００４】次に動作について説明する。図７は図６に
示すリセットコントロール装置の動作を説明するための
タイミング図であり、この図及び図６を参照してリセッ
ト動作について詳細に説明する。先ず、Ｆ／Ｆ１０に
は、図７に示すクロック信号ＣＬＫが与えられ、Ｄラッ
チ３及びＦ／Ｆ４には、図７に示す反転信号ＣＬＫ（バ
ー）が与えられているものとする。このとき、外部リセ
ット端子１から外部リセット信号が与えられると（ここ
では、外部リセット信号がロウレベル（Ｌレベル）であ
る期間をアサート期間と呼ぶ）、外部リセット信号はノ
イズキャンセラー２を介して、ノイズキャンセル信号
（ＮＣ信号）としてＤラッチ３に与えられる。ここで、
ノイズキャンセラー２は、外部リセット信号に重畳する
ノイズを除去するために用いられる。このノイズキャン
セラー２によってノイズを除去すれば、ノイズによる誤
動作を防止することができる。
示すリセットコントロール装置の動作を説明するための
タイミング図であり、この図及び図６を参照してリセッ
ト動作について詳細に説明する。先ず、Ｆ／Ｆ１０に
は、図７に示すクロック信号ＣＬＫが与えられ、Ｄラッ
チ３及びＦ／Ｆ４には、図７に示す反転信号ＣＬＫ（バ
ー）が与えられているものとする。このとき、外部リセ
ット端子１から外部リセット信号が与えられると（ここ
では、外部リセット信号がロウレベル（Ｌレベル）であ
る期間をアサート期間と呼ぶ）、外部リセット信号はノ
イズキャンセラー２を介して、ノイズキャンセル信号
（ＮＣ信号）としてＤラッチ３に与えられる。ここで、
ノイズキャンセラー２は、外部リセット信号に重畳する
ノイズを除去するために用いられる。このノイズキャン
セラー２によってノイズを除去すれば、ノイズによる誤
動作を防止することができる。
【０００５】Ｄラッチ３ではＮＣ信号を反転信号ＣＬＫ
（バー）に応じてラッチし、ラッチ信号を出力する。こ
のラッチ信号はＦ／Ｆ４に与えられ、Ｆ／Ｆ信号を出力
する。図６に示すように、ラッチ信号及びＦ／Ｆ信号は
組合せ回路６に与えられている。また、Ｄラッチ３で
は、外部リセット信号（つまり、ＮＣ信号）がＬレベル
で、且つ、反転信号ＣＬＫ（バー）がハイレベル（Ｈレ
ベル）からＬレベルとなるタイミングで、そのＱ端子が
Ｌレベルとなる（つまり、ラッチ信号がＬレベルとな
る）。
（バー）に応じてラッチし、ラッチ信号を出力する。こ
のラッチ信号はＦ／Ｆ４に与えられ、Ｆ／Ｆ信号を出力
する。図６に示すように、ラッチ信号及びＦ／Ｆ信号は
組合せ回路６に与えられている。また、Ｄラッチ３で
は、外部リセット信号（つまり、ＮＣ信号）がＬレベル
で、且つ、反転信号ＣＬＫ（バー）がハイレベル（Ｈレ
ベル）からＬレベルとなるタイミングで、そのＱ端子が
Ｌレベルとなる（つまり、ラッチ信号がＬレベルとな
る）。
【０００６】ラッチ信号がＬレベルとなると、Ｆ／Ｆ信
号もＬレベルとなり、ラッチ信号及びＦ／Ｆ信号のいず
れか一方がＬレベルとなると、組合せ回路６は内部リセ
ット信号を送出する（つまり、内部リセット信号がＬレ
ベルとなる：内部リセット入力）。このようにして、Ｄ
ラッチ３及びＦ／Ｆ４では反転信号ＣＬＫ（バー）とＮ
Ｃ信号との同期をとる。また、組合せ回路６ではＮＣ信
号に応じて内部リセット信号を出力する。
号もＬレベルとなり、ラッチ信号及びＦ／Ｆ信号のいず
れか一方がＬレベルとなると、組合せ回路６は内部リセ
ット信号を送出する（つまり、内部リセット信号がＬレ
ベルとなる：内部リセット入力）。このようにして、Ｄ
ラッチ３及びＦ／Ｆ４では反転信号ＣＬＫ（バー）とＮ
Ｃ信号との同期をとる。また、組合せ回路６ではＮＣ信
号に応じて内部リセット信号を出力する。
【０００７】また、ＡＮＤゲート５には、前述のラッチ
信号が与えられるとともに、Ｆ／Ｆ信号が反転した信号
が入力される。外部リセット信号（つまり、ＮＣ信号）
がＬレベルからＨレベルとなった後、反転信号ＣＬＫ
（バー）がＬレベルからＨレベルとなるタイミングで、
Ｄラッチ３は、そのＱ端子をＨレベルとする（つまり、
ラッチ信号がＨレベルとなる）。一方、Ｆ／Ｆ４では、
ラッチ信号がＨレベルとなった後、反転信号ＣＬＫ（バ
ー）の一周期分遅れて、Ｆ／Ｆ信号をＨレベルとする。
この結果、ＡＮＤゲート５は、図７に示すタイミングで
Ｈレベルとなるスタート（ＳＴ）信号を送出する。
信号が与えられるとともに、Ｆ／Ｆ信号が反転した信号
が入力される。外部リセット信号（つまり、ＮＣ信号）
がＬレベルからＨレベルとなった後、反転信号ＣＬＫ
（バー）がＬレベルからＨレベルとなるタイミングで、
Ｄラッチ３は、そのＱ端子をＨレベルとする（つまり、
ラッチ信号がＨレベルとなる）。一方、Ｆ／Ｆ４では、
ラッチ信号がＨレベルとなった後、反転信号ＣＬＫ（バ
ー）の一周期分遅れて、Ｆ／Ｆ信号をＨレベルとする。
この結果、ＡＮＤゲート５は、図７に示すタイミングで
Ｈレベルとなるスタート（ＳＴ）信号を送出する。
【０００８】このＳＴ信号は、ＡＮＤゲート７及びＤラ
ッチ８に与えられる。また、ＡＮＤゲート７にはクロッ
ク信号ＣＬＫも与えられる。ここで、ＡＮＤゲート７
は、クロック信号ＣＬＫ及びＳＴ信号がＨレベルである
と、Ｈレベルとなる信号（ＡＮＤ信号）を送出する。こ
の結果、Ｄラッチ８では、ＡＮＤ信号及びＳＴ信号がと
もにＨレベルであるタイミングでＨレベルとなるイネー
ブル（ＥＮ）信号を出力する。
ッチ８に与えられる。また、ＡＮＤゲート７にはクロッ
ク信号ＣＬＫも与えられる。ここで、ＡＮＤゲート７
は、クロック信号ＣＬＫ及びＳＴ信号がＨレベルである
と、Ｈレベルとなる信号（ＡＮＤ信号）を送出する。こ
の結果、Ｄラッチ８では、ＡＮＤ信号及びＳＴ信号がと
もにＨレベルであるタイミングでＨレベルとなるイネー
ブル（ＥＮ）信号を出力する。
【０００９】ＥＮ信号は組合せ回路６及びカウンタ９に
与えられる。組合せ回路６では、ＥＮ信号を受けると
（つまり、ＥＮ信号がＨレベルであると）、ラッチ信号
及びＦ／Ｆ信号（Ｄラッチ３及びＦ／Ｆ４の出力）がＨ
レベルであっても、内部リセット信号を送出する（つま
り、内部リセット信号をＬレベルとする）。
与えられる。組合せ回路６では、ＥＮ信号を受けると
（つまり、ＥＮ信号がＨレベルであると）、ラッチ信号
及びＦ／Ｆ信号（Ｄラッチ３及びＦ／Ｆ４の出力）がＨ
レベルであっても、内部リセット信号を送出する（つま
り、内部リセット信号をＬレベルとする）。
【００１０】一方、カウンタ９では、ＥＮ信号を受ける
と（ＥＮ信号がＨレベルとなると）、予め設定された時
間カウントを開始する（カウントイネーブル）。そし
て、予め設定された時間のカウントを行うと、カウンタ
９はカウントアップ（オーバーフロー）して、オーバー
フロー（ｏｖｆ）信号を送出する。このｏｖｆ信号はＦ
／Ｆ１０に与えられ、Ｆ／Ｆ１０はｏｖｆ信号に応じて
クリア信号を送出する。そして、このクリア信号によっ
てＤラッチ８がリセットされて、ＥＮ信号がＬレベルと
なる。そして、ＥＮ信号がＬレベルとなると、組合せ回
路６は内部リセット信号の送出を停止する（つまり、内
部リセット信号をＨレベルとする：内部リセット解
除）。
と（ＥＮ信号がＨレベルとなると）、予め設定された時
間カウントを開始する（カウントイネーブル）。そし
て、予め設定された時間のカウントを行うと、カウンタ
９はカウントアップ（オーバーフロー）して、オーバー
フロー（ｏｖｆ）信号を送出する。このｏｖｆ信号はＦ
／Ｆ１０に与えられ、Ｆ／Ｆ１０はｏｖｆ信号に応じて
クリア信号を送出する。そして、このクリア信号によっ
てＤラッチ８がリセットされて、ＥＮ信号がＬレベルと
なる。そして、ＥＮ信号がＬレベルとなると、組合せ回
路６は内部リセット信号の送出を停止する（つまり、内
部リセット信号をＨレベルとする：内部リセット解
除）。
【００１１】なお、前述のＮＣ信号はインバータ１１を
介して初期化信号としてカウンタ９に与えられる。この
初期化信号によって、カウンタ９は初期化される。
介して初期化信号としてカウンタ９に与えられる。この
初期化信号によって、カウンタ９は初期化される。
【００１２】上述のようにして、外部リセット信号に応
じて内部リセット信号を生成すれば、外部リセット信号
のアサート期間にかかわらず、内部リセット信号によっ
て半導体集積装置の内部資源を確実にリセットすること
ができることになる。
じて内部リセット信号を生成すれば、外部リセット信号
のアサート期間にかかわらず、内部リセット信号によっ
て半導体集積装置の内部資源を確実にリセットすること
ができることになる。
【００１３】ところで、従来のリセットコントロール装
置では、外部リセット信号に重畳するノイズを除去する
ために、ノイズキャンセラーを用いる必要がある。この
ため、ノイズキャンセラーを通過した外部リセット信号
（つまり、ＮＣ信号）は、そのパルス幅が不可避的に外
部リセット信号よりも短くなる。即ち、図８に示すよう
に、外部リセット信号にノイズが重畳していると、ノイ
ズキャンセラーではノイズキャンセル幅に相当するパル
ス幅をキャンセルする。これによって、ＮＣ信号のパル
ス幅が外部リセット信号よりも短くなる。
置では、外部リセット信号に重畳するノイズを除去する
ために、ノイズキャンセラーを用いる必要がある。この
ため、ノイズキャンセラーを通過した外部リセット信号
（つまり、ＮＣ信号）は、そのパルス幅が不可避的に外
部リセット信号よりも短くなる。即ち、図８に示すよう
に、外部リセット信号にノイズが重畳していると、ノイ
ズキャンセラーではノイズキャンセル幅に相当するパル
ス幅をキャンセルする。これによって、ＮＣ信号のパル
ス幅が外部リセット信号よりも短くなる。
【００１４】また、従来のリセットコントロール装置
は、クロック信号に同期してＮＣ信号をサンプリング
し、このサンプリング結果に応じて内部リセット信号を
生成している。このため、ノイズキャンセル後のＮＣ信
号のパルス幅がクロック信号の周期よりも短いと、ＮＣ
信号をサンプリングすることができない。この結果、図
９に示すように、内部リセット信号がＬレベルとなら
ず、ＳＴ信号もＬレベル状態のままとなってしまう。ま
た、ＳＴ信号がＬレベルであれば、ＥＮ信号もＬレベル
状態のままとなる。これにより、カウンタはカウントを
開始しない。
は、クロック信号に同期してＮＣ信号をサンプリング
し、このサンプリング結果に応じて内部リセット信号を
生成している。このため、ノイズキャンセル後のＮＣ信
号のパルス幅がクロック信号の周期よりも短いと、ＮＣ
信号をサンプリングすることができない。この結果、図
９に示すように、内部リセット信号がＬレベルとなら
ず、ＳＴ信号もＬレベル状態のままとなってしまう。ま
た、ＳＴ信号がＬレベルであれば、ＥＮ信号もＬレベル
状態のままとなる。これにより、カウンタはカウントを
開始しない。
【００１５】このように、ＮＣ信号のパルス幅がクロッ
ク信号の周期よりも短いと、ＮＣ信号をサンプリングす
ることができず、内部リセット信号を生成することがで
きない。つまり、外部リセット信号が入力されたにもか
かわらず、リセットが行われない。これは、外部リセッ
ト信号を直接Ｄラッチ３に与えた際に、外部リセット信
号のパルス幅がクロック信号の周期よりも短い場合にも
言えることである。
ク信号の周期よりも短いと、ＮＣ信号をサンプリングす
ることができず、内部リセット信号を生成することがで
きない。つまり、外部リセット信号が入力されたにもか
かわらず、リセットが行われない。これは、外部リセッ
ト信号を直接Ｄラッチ３に与えた際に、外部リセット信
号のパルス幅がクロック信号の周期よりも短い場合にも
言えることである。
【００１６】
【発明が解決しようとする課題】従来のリセットコント
ロール装置は以上のように構成されているので、ノイズ
キャンセラー通過後の外部リセット信号（つまり、ＮＣ
信号）のパルス幅がクロック信号の周期よりも短いと、
ＮＣ信号をサンプリングすることができない。この結
果、内部リセット信号を生成できないという課題があっ
た。つまり、外部リセット信号が入力されたにもかかわ
らず、リセットを行うことができない。
ロール装置は以上のように構成されているので、ノイズ
キャンセラー通過後の外部リセット信号（つまり、ＮＣ
信号）のパルス幅がクロック信号の周期よりも短いと、
ＮＣ信号をサンプリングすることができない。この結
果、内部リセット信号を生成できないという課題があっ
た。つまり、外部リセット信号が入力されたにもかかわ
らず、リセットを行うことができない。
【００１７】また、従来のリセットコントロール装置で
は、外部リセット信号の入力に応じて内部リセット信号
を生成している。これにより、外部リセット信号が入力
されると、半導体集積装置の状態にかかわらず、内部リ
セット信号が生成されてしまうことになる。このため、
半導体集積装置において、例えばＣＰＵがメモリアクセ
スを行っている際に、外部リセット信号が入力される
と、内部リセット信号によってリセットが行われる。こ
の結果、メモリの内容が破壊されてしまうという課題が
あった。言い換えると、リセットを回避すべき動作を行
っているか否かにかかわらず、外部リセット信号が与え
られると、リセットが行われてしまい、重大な障害が半
導体集積装置等の電気・電子機器に生じるという課題が
あった。
は、外部リセット信号の入力に応じて内部リセット信号
を生成している。これにより、外部リセット信号が入力
されると、半導体集積装置の状態にかかわらず、内部リ
セット信号が生成されてしまうことになる。このため、
半導体集積装置において、例えばＣＰＵがメモリアクセ
スを行っている際に、外部リセット信号が入力される
と、内部リセット信号によってリセットが行われる。こ
の結果、メモリの内容が破壊されてしまうという課題が
あった。言い換えると、リセットを回避すべき動作を行
っているか否かにかかわらず、外部リセット信号が与え
られると、リセットが行われてしまい、重大な障害が半
導体集積装置等の電気・電子機器に生じるという課題が
あった。
【００１８】この発明は上記のような課題を解決するた
めになされたもので、外部から与えられるリセット信号
のパルス幅にかかわらず確実にリセットを行うことがで
きるリセットコントロール装置を得ることを目的とす
る。
めになされたもので、外部から与えられるリセット信号
のパルス幅にかかわらず確実にリセットを行うことがで
きるリセットコントロール装置を得ることを目的とす
る。
【００１９】また、この発明は、リセットを回避すべき
動作を行っているか否かに応じて選択的にリセットを行
うことができるリセットコントロール装置を得ることを
目的とする。
動作を行っているか否かに応じて選択的にリセットを行
うことができるリセットコントロール装置を得ることを
目的とする。
【００２０】
【課題を解決するための手段】この発明に係るリセット
コントロール装置は、外部リセット信号が入力される
と、該外部リセット信号に応じてリセットコントロール
を行うリセットコントロール装置において、前記外部リ
セット信号に応じてカウント開始信号を送出するカウン
ト開始信号生成手段と、前記カウント開始信号を受ける
とカウントを開始するカウンタ手段と、前記外部リセッ
ト信号に応じて内部リセット信号を出力すると共に、前
記カウンタ手段が予め設定されたカウント値をカウント
すると、前記内部リセット信号の出力を停止するリセッ
ト信号生成手段とを備えるものである。
コントロール装置は、外部リセット信号が入力される
と、該外部リセット信号に応じてリセットコントロール
を行うリセットコントロール装置において、前記外部リ
セット信号に応じてカウント開始信号を送出するカウン
ト開始信号生成手段と、前記カウント開始信号を受ける
とカウントを開始するカウンタ手段と、前記外部リセッ
ト信号に応じて内部リセット信号を出力すると共に、前
記カウンタ手段が予め設定されたカウント値をカウント
すると、前記内部リセット信号の出力を停止するリセッ
ト信号生成手段とを備えるものである。
【００２１】この発明に係るリセットコントロール装置
は、カウント開始信号生成手段が、カウント手段が予め
設定されたカウント値までカウントすると、カウント開
始信号を停止するものである。
は、カウント開始信号生成手段が、カウント手段が予め
設定されたカウント値までカウントすると、カウント開
始信号を停止するものである。
【００２２】この発明に係るリセットコントロール装置
は、カウント開始信号生成手段が、外部リセット信号に
応じた入力信号がＳ端子に与えられるＳ−Ｒフリップフ
ロップと、該Ｓ−Ｒフリップフロップの出力信号と前記
入力信号とに応じてカウント開始信号を生成するカウン
ト開始信号生成部とを有するものである。
は、カウント開始信号生成手段が、外部リセット信号に
応じた入力信号がＳ端子に与えられるＳ−Ｒフリップフ
ロップと、該Ｓ−Ｒフリップフロップの出力信号と前記
入力信号とに応じてカウント開始信号を生成するカウン
ト開始信号生成部とを有するものである。
【００２３】この発明に係るリセットコントロール装置
は、カウント手段がカウントアップするとＳ−Ｒフリッ
プフロップのＲ端子にカウントアップ信号を与えて、前
記Ｓ−Ｒフリップフロップをリセットするものである。
は、カウント手段がカウントアップするとＳ−Ｒフリッ
プフロップのＲ端子にカウントアップ信号を与えて、前
記Ｓ−Ｒフリップフロップをリセットするものである。
【００２４】この発明に係るリセットコントロール装置
は、外部リセット信号を受けると、ノイズキャンセル処
理を行ってノイズキャンセル信号を生成するノイズキャ
ンセラーを備え、前記ノイズキャンセル信号が入力信号
とされると共に、リセット信号生成手段に与えられるも
のである。
は、外部リセット信号を受けると、ノイズキャンセル処
理を行ってノイズキャンセル信号を生成するノイズキャ
ンセラーを備え、前記ノイズキャンセル信号が入力信号
とされると共に、リセット信号生成手段に与えられるも
のである。
【００２５】この発明に係るリセットコントロール装置
は、外部リセット信号が入力されると、該外部リセット
信号に応じてリセットコントロールを行うリセットコン
トロール装置において、前記外部リセット信号に応じて
第１の内部リセット信号を出力する第１のリセット信号
生成手段と、前記外部リセット信号を受けるとカウント
開始信号を送出するカウント開始信号生成手段と、前記
カウント開始信号を受けるとカウントを開始するカウン
タ手段と、前記カウンタ手段が所定の第２のカウント値
をカウントすると第２の内部リセット信号を出力する第
２のリセット信号生成手段とを備えるものである。
は、外部リセット信号が入力されると、該外部リセット
信号に応じてリセットコントロールを行うリセットコン
トロール装置において、前記外部リセット信号に応じて
第１の内部リセット信号を出力する第１のリセット信号
生成手段と、前記外部リセット信号を受けるとカウント
開始信号を送出するカウント開始信号生成手段と、前記
カウント開始信号を受けるとカウントを開始するカウン
タ手段と、前記カウンタ手段が所定の第２のカウント値
をカウントすると第２の内部リセット信号を出力する第
２のリセット信号生成手段とを備えるものである。
【００２６】この発明に係るリセットコントロール装置
は、第１のリセット信号生成手段が、カウンタ手段が予
め規定された第１のカウント値をカウントすると、第１
の内部リセット信号の送出を停止するものである。
は、第１のリセット信号生成手段が、カウンタ手段が予
め規定された第１のカウント値をカウントすると、第１
の内部リセット信号の送出を停止するものである。
【００２７】この発明に係るリセットコントロール装置
は、第２のリセット信号生成手段が、カウント手段が第
２のカウント値よりも長い予め設定されたカウント値を
カウントすると、第２の内部リセット信号を停止するも
のである。
は、第２のリセット信号生成手段が、カウント手段が第
２のカウント値よりも長い予め設定されたカウント値を
カウントすると、第２の内部リセット信号を停止するも
のである。
【００２８】この発明に係るリセットコントロール装置
は、第２のカウント値、第１のカウント値、及び予め設
定されたカウント値の順で値が大きくなるものである。
は、第２のカウント値、第１のカウント値、及び予め設
定されたカウント値の順で値が大きくなるものである。
【００２９】この発明に係るリセットコントロール装置
は、少なくともＣＰＵ／ＤＭＡと他の内部資源とを有す
る電気・電子機器に対して用いられ、第１の内部リセッ
ト信号がメモリアクセスの停止を要求するホールド要求
信号として用いられると共に、前記内部資源のリセット
を行うリセット信号として用いられ、第２の内部リセッ
ト信号が前記ＣＰＵ／ＤＭＡのリセットを行う信号とし
て用いられるものである。
は、少なくともＣＰＵ／ＤＭＡと他の内部資源とを有す
る電気・電子機器に対して用いられ、第１の内部リセッ
ト信号がメモリアクセスの停止を要求するホールド要求
信号として用いられると共に、前記内部資源のリセット
を行うリセット信号として用いられ、第２の内部リセッ
ト信号が前記ＣＰＵ／ＤＭＡのリセットを行う信号とし
て用いられるものである。
【００３０】この発明に係るリセットコントロール装置
は、カウント開始信号生成手段が、カウント手段が予め
設定されたカウント値までカウントすると、カウント開
始信号を停止するものである。
は、カウント開始信号生成手段が、カウント手段が予め
設定されたカウント値までカウントすると、カウント開
始信号を停止するものである。
【００３１】この発明に係るリセットコントロール装置
は、カウント開始信号生成手段が、外部リセット信号に
応じた入力信号がＳ端子に与えられるＳ−Ｒフリップフ
ロップと、該Ｓ−Ｒフリップフロップの出力信号と前記
入力信号とに応じてカウント開始信号を生成するカウン
ト信号生成部とを有するものである。
は、カウント開始信号生成手段が、外部リセット信号に
応じた入力信号がＳ端子に与えられるＳ−Ｒフリップフ
ロップと、該Ｓ−Ｒフリップフロップの出力信号と前記
入力信号とに応じてカウント開始信号を生成するカウン
ト信号生成部とを有するものである。
【００３２】この発明に係るリセットコントロール装置
は、カウント手段がカウントアップするとＳ−Ｒフリッ
プフロップのＲ端子にカウントアップ信号を与えて、前
記Ｓ−Ｒフリップフロップをリセットするものである。
は、カウント手段がカウントアップするとＳ−Ｒフリッ
プフロップのＲ端子にカウントアップ信号を与えて、前
記Ｓ−Ｒフリップフロップをリセットするものである。
【００３３】この発明に係るリセットコントロール装置
は、外部リセット信号を受けると、ノイズキャンセル処
理を行ってノイズキャンセル信号を生成するノイズキャ
ンセラーを備え、前記ノイズキャンセル信号が入力信号
とされると共に、第１のリセット信号生成手段に与えら
れるものである。
は、外部リセット信号を受けると、ノイズキャンセル処
理を行ってノイズキャンセル信号を生成するノイズキャ
ンセラーを備え、前記ノイズキャンセル信号が入力信号
とされると共に、第１のリセット信号生成手段に与えら
れるものである。
【００３４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるリ
セットコントロール装置の構成を示す図である。図にお
いて、図６に示す構成要素と同一の参照番号には同一の
参照番号を付す。１４はＳ−Ｒフリップフロップ（Ｓ−
ＲＦ／Ｆ）、１５はＡＮＤゲート、１６はＦ／Ｆ、１７
はインバータ、１８はカウンタ（カウンタ手段）、１９
は組合せ回路（リセット信号生成手段）である。また、
Ｆ／Ｆ１６にはクロック信号ＣＬＫが与えられる。図示
のリセットコントロール装置は、外部リセット端子１か
ら与えられる外部リセット信号に応じて内部リセット信
号を出力する。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるリ
セットコントロール装置の構成を示す図である。図にお
いて、図６に示す構成要素と同一の参照番号には同一の
参照番号を付す。１４はＳ−Ｒフリップフロップ（Ｓ−
ＲＦ／Ｆ）、１５はＡＮＤゲート、１６はＦ／Ｆ、１７
はインバータ、１８はカウンタ（カウンタ手段）、１９
は組合せ回路（リセット信号生成手段）である。また、
Ｆ／Ｆ１６にはクロック信号ＣＬＫが与えられる。図示
のリセットコントロール装置は、外部リセット端子１か
ら与えられる外部リセット信号に応じて内部リセット信
号を出力する。
【００３５】図２は図１中のＳ−Ｒフリップフロップの
構成を示す回路図である。図において、Ｓ−ＲＦ／Ｆ１
４はＮＡＮＤゲート１４ａ及び１４ｂを有しており、Ｓ
（セット）端子及びＲ（リセット）端子から入力される
信号に応じてＱ（バー）端子から出力信号を送出する。
構成を示す回路図である。図において、Ｓ−ＲＦ／Ｆ１
４はＮＡＮＤゲート１４ａ及び１４ｂを有しており、Ｓ
（セット）端子及びＲ（リセット）端子から入力される
信号に応じてＱ（バー）端子から出力信号を送出する。
【００３６】次に動作について説明する。図３は図１中
のリセットコントロール装置の動作を説明するためのタ
イミング図であり、この図及び図１を参照して半導体集
積装置の内部資源（例えば、ＣＰＵ／ＤＭＡ（ダイナミ
ックメモリアクセス装置）をリセットする場合について
説明する。先ず、Ｆ／Ｆ１６には、図３に示すクロック
信号ＣＬＫが与えられる。図６で説明したように、外部
リセット端子１から外部リセット信号が与えられると、
外部リセット信号はノイズキャンセラー２でノイズがキ
ャンセルされて、ＮＣ信号として出力される。そして、
このＮＣ信号はＳ−ＲＦ／Ｆ１４、ＡＮＤゲート１５、
及び組合せ回路１９に与えられる。
のリセットコントロール装置の動作を説明するためのタ
イミング図であり、この図及び図１を参照して半導体集
積装置の内部資源（例えば、ＣＰＵ／ＤＭＡ（ダイナミ
ックメモリアクセス装置）をリセットする場合について
説明する。先ず、Ｆ／Ｆ１６には、図３に示すクロック
信号ＣＬＫが与えられる。図６で説明したように、外部
リセット端子１から外部リセット信号が与えられると、
外部リセット信号はノイズキャンセラー２でノイズがキ
ャンセルされて、ＮＣ信号として出力される。そして、
このＮＣ信号はＳ−ＲＦ／Ｆ１４、ＡＮＤゲート１５、
及び組合せ回路１９に与えられる。
【００３７】ＮＣ信号が与えられると（ＮＣ信号がＬレ
ベルとなると）、つまり、外部リセット信号がＬレベル
となると、組合せ回路１９は内部リセット信号を送出す
る（内部リセット信号をＬレベルとする：内部リセット
入力）。そして、内部リセット信号によって半導体集積
装置の内部資源がリセットされる。組合せ回路１９は、
ＮＣ信号がＨレベルとなっても、後述するカウント値が
所定のカウント値（予め設定されたカウント値）となる
まで、内部リセット信号をＬレベルとする。
ベルとなると）、つまり、外部リセット信号がＬレベル
となると、組合せ回路１９は内部リセット信号を送出す
る（内部リセット信号をＬレベルとする：内部リセット
入力）。そして、内部リセット信号によって半導体集積
装置の内部資源がリセットされる。組合せ回路１９は、
ＮＣ信号がＨレベルとなっても、後述するカウント値が
所定のカウント値（予め設定されたカウント値）となる
まで、内部リセット信号をＬレベルとする。
【００３８】ここで、Ｓ−ＲＦ／Ｆ１４のＳ端子にＮＣ
信号が与えられると（ＮＣ信号がＬレベルとなると）、
Ｓ−ＲＦ／Ｆ１４のＱ（バー）端子はＨレベルとなっ
て、ＮＣ信号をサンプリングする。これにより、Ｓ−Ｒ
Ｆ／Ｆ１４はセット信号を出力する。
信号が与えられると（ＮＣ信号がＬレベルとなると）、
Ｓ−ＲＦ／Ｆ１４のＱ（バー）端子はＨレベルとなっ
て、ＮＣ信号をサンプリングする。これにより、Ｓ−Ｒ
Ｆ／Ｆ１４はセット信号を出力する。
【００３９】ＮＣ信号がＬレベルからＨレベルとなるタ
イミングにおいて、Ｓ−ＲＦ／Ｆ１４のＱ（バー）端子
はＨレベルであるから、ＡＮＤゲート１５の出力端はＨ
レベルとなる。従って、ＡＮＤゲート１５はＨレベルの
ＡＮＤ信号を出力する。ＡＮＤゲート１５の出力端がＨ
レベルとなると、Ｆ／Ｆ１６の出力端はＨレベルとなる
（つまり、Ｆ／Ｆ信号はＬレベルとなる）。このＦ／Ｆ
信号がＥＮ信号（カウント開始信号）としてインバータ
１７及びカウンタ１８に与えられる。また、インバータ
１７はＥＮ信号を反転して初期化信号としてカウンタ１
８に与える。これによって、カウンタ１８は初期化され
る。
イミングにおいて、Ｓ−ＲＦ／Ｆ１４のＱ（バー）端子
はＨレベルであるから、ＡＮＤゲート１５の出力端はＨ
レベルとなる。従って、ＡＮＤゲート１５はＨレベルの
ＡＮＤ信号を出力する。ＡＮＤゲート１５の出力端がＨ
レベルとなると、Ｆ／Ｆ１６の出力端はＨレベルとなる
（つまり、Ｆ／Ｆ信号はＬレベルとなる）。このＦ／Ｆ
信号がＥＮ信号（カウント開始信号）としてインバータ
１７及びカウンタ１８に与えられる。また、インバータ
１７はＥＮ信号を反転して初期化信号としてカウンタ１
８に与える。これによって、カウンタ１８は初期化され
る。
【００４０】カウンタ１８はＥＮ信号を受けると（ＥＮ
信号がＨレベルとなると）、予め設定された時間（予め
設定されたカウント値ＣＮ）のカウントを開始する（カ
ウントイネーブル）。そして、カウンタ１８はそのカウ
ント値を組合せ回路１９に与える。カウント値が予め設
定されたカウント値ＣＮとなると、組合せ回路１９は内
部リセット信号の送出を停止する（つまり、内部リセッ
ト信号をＨレベルとする：ＣＰＵ／ＤＭＡのリセット解
除）。
信号がＨレベルとなると）、予め設定された時間（予め
設定されたカウント値ＣＮ）のカウントを開始する（カ
ウントイネーブル）。そして、カウンタ１８はそのカウ
ント値を組合せ回路１９に与える。カウント値が予め設
定されたカウント値ＣＮとなると、組合せ回路１９は内
部リセット信号の送出を停止する（つまり、内部リセッ
ト信号をＨレベルとする：ＣＰＵ／ＤＭＡのリセット解
除）。
【００４１】一方、カウンタ１８は、カウント値ＣＮの
カウントを行うと、オーバーフロー（カウントアップ）
して、ｏｖｆ信号（カウントアップ信号）を送出する。
このｏｖｆ信号はＳ−ＲＦ／Ｆ１４のＲ端子に与えられ
る。Ｓ−ＲＦ／Ｆ１４では、Ｒ端子にｏｖｆ信号が与え
られると、Ｑ（バー）端子がＬレベルとなる（リセット
状態）。この結果、ＮＣ信号にかかわらず、ＡＮＤゲー
ト１５の出力端はＬレベルとなる。また、Ｆ／Ｆ１６で
は、ＡＮＤ信号がＬレベルとなった後、クロック信号Ｃ
ＬＫの一周期分遅れて、ＥＮ信号をＬレベルとする。こ
れによって、カウンタ１８はディスエーブルとなる（カ
ウント停止）。
カウントを行うと、オーバーフロー（カウントアップ）
して、ｏｖｆ信号（カウントアップ信号）を送出する。
このｏｖｆ信号はＳ−ＲＦ／Ｆ１４のＲ端子に与えられ
る。Ｓ−ＲＦ／Ｆ１４では、Ｒ端子にｏｖｆ信号が与え
られると、Ｑ（バー）端子がＬレベルとなる（リセット
状態）。この結果、ＮＣ信号にかかわらず、ＡＮＤゲー
ト１５の出力端はＬレベルとなる。また、Ｆ／Ｆ１６で
は、ＡＮＤ信号がＬレベルとなった後、クロック信号Ｃ
ＬＫの一周期分遅れて、ＥＮ信号をＬレベルとする。こ
れによって、カウンタ１８はディスエーブルとなる（カ
ウント停止）。
【００４２】上述の説明から明らかなように、Ｓ−ＲＦ
／Ｆ１４、ＡＮＤゲート１５、及びＦ／Ｆ１６はカウン
ト開始信号生成手段として機能し、ＡＮＤゲート１５及
びＦ／Ｆ１６がカウント開始信号生成部として機能す
る。
／Ｆ１４、ＡＮＤゲート１５、及びＦ／Ｆ１６はカウン
ト開始信号生成手段として機能し、ＡＮＤゲート１５及
びＦ／Ｆ１６がカウント開始信号生成部として機能す
る。
【００４３】以上をまとめると、ノイズキャンセラーか
らの出力（ＮＣ信号）に応じて内部リセット信号をＬレ
ベルとし、Ｓ−ＲＦ／Ｆを用いて、ＮＣ信号をサンプリ
ングする。このサンプリング結果に応じてカウンタを起
動して、予め設定された時間後、内部リセット信号をＨ
レベルとする（つまり、Ｓ−ＲＦ／Ｆを用いてＮＣ信号
をサンプリングしてカウンタを起動して、内部リセット
信号の出力期間（内部リセット期間）を規定する）。こ
れにより、ＮＣ信号のパルス幅がクロック信号の周期よ
りも短くても、確実に内部リセット信号を生成すること
ができる。従って、Ｓ−ＲＦ／ＦではＳ端子に入力信号
としてＮＣ信号が与えられると（ＮＣ信号がＬレベルと
なると）、ＮＣ信号がＨレベルとなってもＲ端子にｏｖ
ｆ信号が与えられるまで、Ｑ（バー）端子の状態がその
まま保持される。このため、ＮＣ信号のパルス幅がクロ
ック信号の周期よりも短くても、確実に内部リセット信
号を生成することができる。
らの出力（ＮＣ信号）に応じて内部リセット信号をＬレ
ベルとし、Ｓ−ＲＦ／Ｆを用いて、ＮＣ信号をサンプリ
ングする。このサンプリング結果に応じてカウンタを起
動して、予め設定された時間後、内部リセット信号をＨ
レベルとする（つまり、Ｓ−ＲＦ／Ｆを用いてＮＣ信号
をサンプリングしてカウンタを起動して、内部リセット
信号の出力期間（内部リセット期間）を規定する）。こ
れにより、ＮＣ信号のパルス幅がクロック信号の周期よ
りも短くても、確実に内部リセット信号を生成すること
ができる。従って、Ｓ−ＲＦ／ＦではＳ端子に入力信号
としてＮＣ信号が与えられると（ＮＣ信号がＬレベルと
なると）、ＮＣ信号がＨレベルとなってもＲ端子にｏｖ
ｆ信号が与えられるまで、Ｑ（バー）端子の状態がその
まま保持される。このため、ＮＣ信号のパルス幅がクロ
ック信号の周期よりも短くても、確実に内部リセット信
号を生成することができる。
【００４４】さらに、Ｓ−ＲＦ／Ｆの出力に応じてカウ
ンタの初期化を行うので、ＮＣ信号のパルス幅がクロッ
ク信号の周期よりも短くても、確実にカウンタの初期化
を行うことができる。
ンタの初期化を行うので、ＮＣ信号のパルス幅がクロッ
ク信号の周期よりも短くても、確実にカウンタの初期化
を行うことができる。
【００４５】なお、半導体集積装置の内部資源をリセッ
トする場合だけではなく、他の電気・電子機器をリセッ
トコントロールする際にも、図１に示すリセットコント
ロール装置を用いることができる。
トする場合だけではなく、他の電気・電子機器をリセッ
トコントロールする際にも、図１に示すリセットコント
ロール装置を用いることができる。
【００４６】以上のように、この実施の形態１によれ
ば、ノイズキャンセラーからの出力（つまり、外部リセ
ット信号）をＳ−ＲＦ／Ｆでサンプリングにしてカウン
タを起動して、内部リセット信号による内部リセット期
間を規定するので、ＮＣ信号のパルス幅がクロック信号
の周期よりも短くても、確実に内部リセット信号による
内部リセット期間を確保することができる。これによ
り、確実に半導体集積装置の内部資源のリセットを行う
ことができる。
ば、ノイズキャンセラーからの出力（つまり、外部リセ
ット信号）をＳ−ＲＦ／Ｆでサンプリングにしてカウン
タを起動して、内部リセット信号による内部リセット期
間を規定するので、ＮＣ信号のパルス幅がクロック信号
の周期よりも短くても、確実に内部リセット信号による
内部リセット期間を確保することができる。これによ
り、確実に半導体集積装置の内部資源のリセットを行う
ことができる。
【００４７】実施の形態２．図４はこの発明の実施の形
態２によるリセットコントロール装置の構成を示す図で
ある。図において、図１に示す構成要素と同一の参照番
号には同一の参照番号を付す。図示のリセットコントロ
ール装置においては、第１及び第２の組合せ回路２１及
び２２が備えられている。
態２によるリセットコントロール装置の構成を示す図で
ある。図において、図１に示す構成要素と同一の参照番
号には同一の参照番号を付す。図示のリセットコントロ
ール装置においては、第１及び第２の組合せ回路２１及
び２２が備えられている。
【００４８】次に動作について説明する。図５は図４中
のリセットコントロール装置の動作を説明するためのタ
イミング図であり、この図及び図４を参照してリセット
動作の詳細を説明する。上記実施の形態１で説明したよ
うに、Ｆ／Ｆ１６には、図５に示すクロック信号ＣＬＫ
が与えられる。そして、外部リセット端子１から外部リ
セット信号が与えられると、外部リセット信号はノイズ
キャンセラー２でノイズがキャンセルされてＮＣ信号と
して出力する。このＮＣ信号はＳ−ＲＦ／Ｆ１４、ＡＮ
Ｄゲート１５、及び第１の組合せ回路２１に与えられ
る。
のリセットコントロール装置の動作を説明するためのタ
イミング図であり、この図及び図４を参照してリセット
動作の詳細を説明する。上記実施の形態１で説明したよ
うに、Ｆ／Ｆ１６には、図５に示すクロック信号ＣＬＫ
が与えられる。そして、外部リセット端子１から外部リ
セット信号が与えられると、外部リセット信号はノイズ
キャンセラー２でノイズがキャンセルされてＮＣ信号と
して出力する。このＮＣ信号はＳ−ＲＦ／Ｆ１４、ＡＮ
Ｄゲート１５、及び第１の組合せ回路２１に与えられ
る。
【００４９】ＮＣ信号が与えられると（ＮＣ信号がＬレ
ベルとなると）、第１の組合せ回路２１は第１の内部リ
セット信号を送出する（第１の内部リセット信号をＬレ
ベルとする）。この第１の内部リセット信号は、例えば
内部バスアクセスの停止を要求するためのホールド要求
信号として用いられるとともに、ＣＰＵ／ＤＭＡを除く
内部資源のリセット信号として用いられる（内部リセッ
ト入力及びホールド要求信号）。つまり、半導体集積装
置では、第１の内部リセット信号を受けると、バスアク
セス完了の後内部バスを開放するとともにＣＰＵ／ＤＭ
Ａを除く内部資源をリセットする。そして、第１の組合
せ回路２１はＮＣ信号がＨレベルとなっても、後述する
カウント値が第１のカウント値Ｃ１となるまで、第１の
内部リセット信号をＬレベルとする。
ベルとなると）、第１の組合せ回路２１は第１の内部リ
セット信号を送出する（第１の内部リセット信号をＬレ
ベルとする）。この第１の内部リセット信号は、例えば
内部バスアクセスの停止を要求するためのホールド要求
信号として用いられるとともに、ＣＰＵ／ＤＭＡを除く
内部資源のリセット信号として用いられる（内部リセッ
ト入力及びホールド要求信号）。つまり、半導体集積装
置では、第１の内部リセット信号を受けると、バスアク
セス完了の後内部バスを開放するとともにＣＰＵ／ＤＭ
Ａを除く内部資源をリセットする。そして、第１の組合
せ回路２１はＮＣ信号がＨレベルとなっても、後述する
カウント値が第１のカウント値Ｃ１となるまで、第１の
内部リセット信号をＬレベルとする。
【００５０】ＮＣ信号がＬレベルとなると、Ｓ−ＲＦ／
Ｆ１４のＱ（バー）端子はＨレベルとなる。ＮＣ信号が
ＬレベルからＨレベルとなるタイミングにおいて、ＡＮ
Ｄゲート１５の出力端はＨレベルとなり、Ｆ／Ｆ１６の
出力端はＨレベルとなって、ＥＮ信号がＨレベルとな
る。インバータ１７はＥＮ信号を反転して初期化信号と
してカウンタ１８に与え、これによって、カウンタ１８
は初期化される。
Ｆ１４のＱ（バー）端子はＨレベルとなる。ＮＣ信号が
ＬレベルからＨレベルとなるタイミングにおいて、ＡＮ
Ｄゲート１５の出力端はＨレベルとなり、Ｆ／Ｆ１６の
出力端はＨレベルとなって、ＥＮ信号がＨレベルとな
る。インバータ１７はＥＮ信号を反転して初期化信号と
してカウンタ１８に与え、これによって、カウンタ１８
は初期化される。
【００５１】カウンタ１８はＥＮ信号がＨレベルとなる
と、予め設定された時間（予め設定されたカウント値Ｃ
Ｎ）のカウントを開始する（カウントイネーブル）。そ
して、カウンタ１８はそのカウント値を第１及び第２の
組合せ回路２１及び２２に与える。第２の組合せ回路２
２では、カウント値が予め定められた第２のカウント値
Ｃ２（Ｃ２＜Ｃ１＜ＣＮ）となると、第２の内部リセッ
ト信号を送出する（第２の内部リセット信号をＬレベル
とする）。この第２の内部リセット信号は、例えばＣＰ
Ｕ／ＤＭＡに対する内部リセット信号として用いられる
（ＣＰＵ／ＤＭＡのリセット入力）。つまり、半導体集
積装置では、第２の内部リセット信号を受けると、ＣＰ
Ｕ／ＤＭＡをリセットする。なお、第２のカウント値Ｃ
２は外部リセット信号が入力された後、実行中のメモリ
アクセスが終了するのに十分な時間である。
と、予め設定された時間（予め設定されたカウント値Ｃ
Ｎ）のカウントを開始する（カウントイネーブル）。そ
して、カウンタ１８はそのカウント値を第１及び第２の
組合せ回路２１及び２２に与える。第２の組合せ回路２
２では、カウント値が予め定められた第２のカウント値
Ｃ２（Ｃ２＜Ｃ１＜ＣＮ）となると、第２の内部リセッ
ト信号を送出する（第２の内部リセット信号をＬレベル
とする）。この第２の内部リセット信号は、例えばＣＰ
Ｕ／ＤＭＡに対する内部リセット信号として用いられる
（ＣＰＵ／ＤＭＡのリセット入力）。つまり、半導体集
積装置では、第２の内部リセット信号を受けると、ＣＰ
Ｕ／ＤＭＡをリセットする。なお、第２のカウント値Ｃ
２は外部リセット信号が入力された後、実行中のメモリ
アクセスが終了するのに十分な時間である。
【００５２】また、第１の組合せ回路２１では、カウン
ト値が第１のカウント値Ｃ１となると、第１の内部リセ
ット信号を停止する（第１の内部リセット信号をＨレベ
ルとする）。これによって、図５に示すように、内部リ
セットが解除される。
ト値が第１のカウント値Ｃ１となると、第１の内部リセ
ット信号を停止する（第１の内部リセット信号をＨレベ
ルとする）。これによって、図５に示すように、内部リ
セットが解除される。
【００５３】カウント値が予め設定されたカウント値Ｃ
Ｎとなると、第２の組合せ回路２２は第２の内部リセッ
ト信号の送出を停止する（つまり、第２の内部リセット
信号をＨレベルとする：ＣＰＵ／ＤＭＡのリセット解
除）。
Ｎとなると、第２の組合せ回路２２は第２の内部リセッ
ト信号の送出を停止する（つまり、第２の内部リセット
信号をＨレベルとする：ＣＰＵ／ＤＭＡのリセット解
除）。
【００５４】カウンタ１８ではカウント値ＣＮのカウン
トを行うと、オーバーフローしてｏｖｆ信号をＳ−ＲＦ
／Ｆ１４のＲ端子に与える。これによって、Ｓ−ＲＦ／
Ｆ１４は、リセット状態となり、ＡＮＤゲート１５の出
力端はＬレベルとなる。そして、Ｆ／Ｆ１６では、ＡＮ
Ｄ信号がＨレベルとなった後、クロック信号ＣＬＫの一
周期分遅れて、ＥＮ信号をＬレベルとする。これによっ
て、カウンタ１８はディスエーブルとなる（カウント停
止）。
トを行うと、オーバーフローしてｏｖｆ信号をＳ−ＲＦ
／Ｆ１４のＲ端子に与える。これによって、Ｓ−ＲＦ／
Ｆ１４は、リセット状態となり、ＡＮＤゲート１５の出
力端はＬレベルとなる。そして、Ｆ／Ｆ１６では、ＡＮ
Ｄ信号がＨレベルとなった後、クロック信号ＣＬＫの一
周期分遅れて、ＥＮ信号をＬレベルとする。これによっ
て、カウンタ１８はディスエーブルとなる（カウント停
止）。
【００５５】以上をまとめると、ノイズキャンセラーか
らの出力（ＮＣ信号）に応じて第１の内部リセット信号
をＬレベルとし、Ｓ−ＲＦ／Ｆを用いてＮＣ信号をサン
プリングする。このサンプリング結果に応じてカウンタ
を起動して、第２のカウント値となると第２の内部リセ
ット信号をＬレベルとする。第１の内部リセット信号を
ホールド要求信号として用いるとともにＣＰＵ／ＤＭＡ
を除く内部資源に対するリセット入力とし、第２の内部
リセット信号をＣＰＵ／ＤＭＡのリセット入力とする。
このようにすることで、ＣＮ信号のパルス幅がクロック
信号の周期よりも短くても、確実にリセットを行うこと
ができる。また、ＣＰＵ／ＤＭＡがメモリアクセスを行
っている際に、外部リセット信号が入力されてもメモリ
の内容が破壊されることがない。
らの出力（ＮＣ信号）に応じて第１の内部リセット信号
をＬレベルとし、Ｓ−ＲＦ／Ｆを用いてＮＣ信号をサン
プリングする。このサンプリング結果に応じてカウンタ
を起動して、第２のカウント値となると第２の内部リセ
ット信号をＬレベルとする。第１の内部リセット信号を
ホールド要求信号として用いるとともにＣＰＵ／ＤＭＡ
を除く内部資源に対するリセット入力とし、第２の内部
リセット信号をＣＰＵ／ＤＭＡのリセット入力とする。
このようにすることで、ＣＮ信号のパルス幅がクロック
信号の周期よりも短くても、確実にリセットを行うこと
ができる。また、ＣＰＵ／ＤＭＡがメモリアクセスを行
っている際に、外部リセット信号が入力されてもメモリ
の内容が破壊されることがない。
【００５６】上述の説明から明らかなように、第１の組
合せ回路２１は第１の内部リセット信号生成手段として
機能し、第２の組合せ回路２２は第２の内部リセット信
号生成手段として機能する。
合せ回路２１は第１の内部リセット信号生成手段として
機能し、第２の組合せ回路２２は第２の内部リセット信
号生成手段として機能する。
【００５７】なお、半導体集積装置の内部資源をリセッ
トする場合だけではなく、他の電気・電子機器をリセッ
トコントロールする際にも、図４に示すリセットコント
ロール装置を用いることができる。
トする場合だけではなく、他の電気・電子機器をリセッ
トコントロールする際にも、図４に示すリセットコント
ロール装置を用いることができる。
【００５８】以上のように、この実施の形態２によれ
ば、外部リセット信号が入力されると、第１の内部リセ
ット信号によって、内部バスアクセスの停止を要求する
とともに、ＣＰＵ／ＤＭＡを除く内部資源に対するリセ
ットを行い、さらに、外部リセット信号をＳ−ＲＦ／Ｆ
でサンプリングにしてカウンタを起動して、カウンタの
カウント値が所定のカウント値となると、第２の内部リ
セット信号によってＣＰＵ／ＤＭＡをリセットするよう
にしたから、ＣＰＵ／ＤＭＡを除く内部資源に対して
は、外部リセット信号入力の後直ちにリセットを行うこ
とができ、ＣＰＵ／ＤＭＡについては、メモリアクセス
終了の後リセットが行われることになり、メモリの内容
を保護することができる。
ば、外部リセット信号が入力されると、第１の内部リセ
ット信号によって、内部バスアクセスの停止を要求する
とともに、ＣＰＵ／ＤＭＡを除く内部資源に対するリセ
ットを行い、さらに、外部リセット信号をＳ−ＲＦ／Ｆ
でサンプリングにしてカウンタを起動して、カウンタの
カウント値が所定のカウント値となると、第２の内部リ
セット信号によってＣＰＵ／ＤＭＡをリセットするよう
にしたから、ＣＰＵ／ＤＭＡを除く内部資源に対して
は、外部リセット信号入力の後直ちにリセットを行うこ
とができ、ＣＰＵ／ＤＭＡについては、メモリアクセス
終了の後リセットが行われることになり、メモリの内容
を保護することができる。
【００５９】
【発明の効果】以上のように、この発明によれば、外部
リセット信号に応じて内部リセット信号を出力するとと
もにカウント開始信号を送出して、カウント開始信号を
受けるとカウントを開始し、カウント値が予め設定され
たカウント値となると内部リセット信号を停止するよう
に構成したので、外部リセット信号のパルス幅にかかわ
らず確実にリセットを行うことができるという効果があ
る。
リセット信号に応じて内部リセット信号を出力するとと
もにカウント開始信号を送出して、カウント開始信号を
受けるとカウントを開始し、カウント値が予め設定され
たカウント値となると内部リセット信号を停止するよう
に構成したので、外部リセット信号のパルス幅にかかわ
らず確実にリセットを行うことができるという効果があ
る。
【００６０】この発明によれば、予め設定されたカウン
ト値をカウントしてカウントアップすると、カウント開
始信号を停止するように構成したので、内部リセット信
号のアサート期間を容易に設定することができるという
効果がある。
ト値をカウントしてカウントアップすると、カウント開
始信号を停止するように構成したので、内部リセット信
号のアサート期間を容易に設定することができるという
効果がある。
【００６１】この発明によれば、外部リセット信号に応
じた入力信号がＳ端子に与えられるＳ−Ｒフリップフロ
ップで入力信号をサンプリングするので、外部リセット
信号のパルス幅にかかわらず簡単に内部リセット信号を
生成することができるという効果がある。
じた入力信号がＳ端子に与えられるＳ−Ｒフリップフロ
ップで入力信号をサンプリングするので、外部リセット
信号のパルス幅にかかわらず簡単に内部リセット信号を
生成することができるという効果がある。
【００６２】この発明によれば、Ｓ−Ｒフリップフロッ
プのＲ端子にカウントアップ信号を与えて、Ｓ−Ｒフリ
ップフロップをリセットするので、簡単な構成でカウン
タを停止することができるという効果がある。
プのＲ端子にカウントアップ信号を与えて、Ｓ−Ｒフリ
ップフロップをリセットするので、簡単な構成でカウン
タを停止することができるという効果がある。
【００６３】この発明によれば、外部リセット信号を受
けノイズキャンセル処理を行ってノイズキャンセル信号
を生成して、このノイズキャンセル信号をＳ−Ｒフリッ
プフロップに与えるので、ノイズキャンセル信号のパル
ス幅が短くても、確実に内部リセット信号を生成するこ
とができるという効果がある。
けノイズキャンセル処理を行ってノイズキャンセル信号
を生成して、このノイズキャンセル信号をＳ−Ｒフリッ
プフロップに与えるので、ノイズキャンセル信号のパル
ス幅が短くても、確実に内部リセット信号を生成するこ
とができるという効果がある。
【００６４】この発明によれば、外部リセット信号に応
じて第１の内部リセット信号を出力するとともに外部リ
セット信号に応じてカウント開始信号を送出し、カウン
ト開始信号を受けるとカウントを開始して、カウント値
が所定の第２のカウント値をカウントすると第２の内部
リセット信号を出力するので、第１及び第２の内部リセ
ット信号を選択的に用いれば、リセットを回避すべき動
作を行っているか否かに応じて選択的にリセットを行う
ことができるという効果がある。
じて第１の内部リセット信号を出力するとともに外部リ
セット信号に応じてカウント開始信号を送出し、カウン
ト開始信号を受けるとカウントを開始して、カウント値
が所定の第２のカウント値をカウントすると第２の内部
リセット信号を出力するので、第１及び第２の内部リセ
ット信号を選択的に用いれば、リセットを回避すべき動
作を行っているか否かに応じて選択的にリセットを行う
ことができるという効果がある。
【００６５】この発明によれば、予め規定された第１の
カウント値となると、第１の内部リセット信号の送出を
停止するので、第１の内部リセット信号のアサート期間
を確実に設定することができるという効果がある。
カウント値となると、第１の内部リセット信号の送出を
停止するので、第１の内部リセット信号のアサート期間
を確実に設定することができるという効果がある。
【００６６】この発明によれば、第２のカウント値より
も長い予め設定されたカウント値をカウントすると、第
２の内部リセット信号を停止するので、第２の内部リセ
ット信号のアサート期間を確実に設定することができる
という効果がある。
も長い予め設定されたカウント値をカウントすると、第
２の内部リセット信号を停止するので、第２の内部リセ
ット信号のアサート期間を確実に設定することができる
という効果がある。
【００６７】この発明によれば、第２のカウント値＜第
１のカウント値＜予め設定されたカウント値の関係に構
成したので、第１及び第２の内部リセット信号のアサー
ト期間を適切に設定することができるという効果があ
る。
１のカウント値＜予め設定されたカウント値の関係に構
成したので、第１及び第２の内部リセット信号のアサー
ト期間を適切に設定することができるという効果があ
る。
【００６８】この発明によれば、第１の内部リセット信
号をメモリアクセスの停止を要求するホールド要求信号
として用いるとともに、ＣＰＵ／ＤＭＡを除く内部資源
のリセットを行うリセット信号として用い、第２の内部
リセット信号をＣＰＵ／ＤＭＡのリセットを行う信号と
して用いるように構成したので、ＣＰＵ／ＤＭＡを除く
内部資源に対しては、外部リセット信号入力の後直ちに
リセットを行うことができ、ＣＰＵ／ＤＭＡについて
は、メモリアクセス終了の後リセットが行われることに
なり、メモリの内容を保護することができるという効果
がある。
号をメモリアクセスの停止を要求するホールド要求信号
として用いるとともに、ＣＰＵ／ＤＭＡを除く内部資源
のリセットを行うリセット信号として用い、第２の内部
リセット信号をＣＰＵ／ＤＭＡのリセットを行う信号と
して用いるように構成したので、ＣＰＵ／ＤＭＡを除く
内部資源に対しては、外部リセット信号入力の後直ちに
リセットを行うことができ、ＣＰＵ／ＤＭＡについて
は、メモリアクセス終了の後リセットが行われることに
なり、メモリの内容を保護することができるという効果
がある。
【００６９】この発明によれば、予め設定されたカウン
ト値をカウントしてカウントアップすると、カウント開
始信号を停止するので、第１の内部リセット信号のアサ
ート期間を容易に設定することができるという効果があ
る。
ト値をカウントしてカウントアップすると、カウント開
始信号を停止するので、第１の内部リセット信号のアサ
ート期間を容易に設定することができるという効果があ
る。
【００７０】この発明によれば、外部リセット信号に応
じた入力信号がＳ端子に与えられるＳ−Ｒフリップフロ
ップで入力信号をサンプリングするので、外部リセット
信号のパルス幅にかかわらず簡単に第１及び第２の内部
リセット信号を生成することができるという効果があ
る。
じた入力信号がＳ端子に与えられるＳ−Ｒフリップフロ
ップで入力信号をサンプリングするので、外部リセット
信号のパルス幅にかかわらず簡単に第１及び第２の内部
リセット信号を生成することができるという効果があ
る。
【００７１】この発明によれば、外部リセット信号を受
けノイズキャンセル処理を行ってノイズキャンセル信号
を生成して、このノイズキャンセル信号をＳ−Ｒフリッ
プフロップに与えるので、ノイズキャンセル信号のパル
ス幅が短くても、確実に第１及び第２の内部リセット信
号を生成することができるという効果がある。
けノイズキャンセル処理を行ってノイズキャンセル信号
を生成して、このノイズキャンセル信号をＳ−Ｒフリッ
プフロップに与えるので、ノイズキャンセル信号のパル
ス幅が短くても、確実に第１及び第２の内部リセット信
号を生成することができるという効果がある。
【図１】 この発明の実施の形態１によるリセットコン
トロール装置の構成を示す図である。
トロール装置の構成を示す図である。
【図２】 図１中のＳ−Ｒフリップフロップの構成を示
す回路図である。
す回路図である。
【図３】 図１中のリセットコントロール装置の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図４】 この発明の実施の形態２によるリセットコン
トロール装置の構成を示す図である。
トロール装置の構成を示す図である。
【図５】 図４中のリセットコントロール装置の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図６】 従来のリセットコントロール装置の構成を示
す図である。
す図である。
【図７】 図６中のリセットコントロール装置の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図８】 外部リセット信号のパルス幅とノイズキャン
セル信号とのパルス幅とを比較して示す図である。
セル信号とのパルス幅とを比較して示す図である。
【図９】 図６中のリセットコントロール装置において
ノイズキャンセル信号のパルス幅が短い場合の動作を説
明するためのタイミング図である。
ノイズキャンセル信号のパルス幅が短い場合の動作を説
明するためのタイミング図である。
１ 外部リセット端子、２ ノイズキャンセラー、３，
８ Ｄ−フリップフロップ（Ｄラッチ）、４，１０，１
６ Ｄ−フリップフロップ（Ｆ／Ｆ）、５，７，１５
ＡＮＤゲート、６ 組合せ回路、９ カウンタ、１１，
１７ インバータ、１４ Ｓ−Ｒフリップフロップ、１
８ カウンタ、１９ 組合せ回路（リセット信号生成手
段）、２１ 第１の組合せ回路（第１のリセット信号生
成手段）、２２ 第２の組合せ回路（第２のリセット信
号生成手段）。
８ Ｄ−フリップフロップ（Ｄラッチ）、４，１０，１
６ Ｄ−フリップフロップ（Ｆ／Ｆ）、５，７，１５
ＡＮＤゲート、６ 組合せ回路、９ カウンタ、１１，
１７ インバータ、１４ Ｓ−Ｒフリップフロップ、１
８ カウンタ、１９ 組合せ回路（リセット信号生成手
段）、２１ 第１の組合せ回路（第１のリセット信号生
成手段）、２２ 第２の組合せ回路（第２のリセット信
号生成手段）。
Claims (14)
- 【請求項１】 外部リセット信号が入力されると、該外
部リセット信号に応じてリセットコントロールを行うリ
セットコントロール装置において、 前記外部リセット信号に応じてカウント開始信号を送出
するカウント開始信号生成手段と、 前記カウント開始信号を受けるとカウントを開始するカ
ウンタ手段と、 前記外部リセット信号に応じて内部リセット信号を出力
すると共に、前記カウンタ手段が予め設定されたカウン
ト値をカウントすると前記内部リセット信号の出力を停
止するリセット信号生成手段とを備えたことを特徴とす
るリセットコントロール装置。 - 【請求項２】 カウント開始信号生成手段は、カウント
手段が予め設定されたカウント値までカウントすると、
カウント開始信号を停止することを特徴とする請求項１
記載のリセットコントロール装置。 - 【請求項３】 カウント開始信号生成手段は、外部リセ
ット信号に応じた入力信号がＳ端子に与えられるＳ−Ｒ
フリップフロップと、該Ｓ−Ｒフリップフロップの出力
信号と前記入力信号とに応じてカウント開始信号を生成
するカウント開始信号生成部とを有することを特徴とす
る請求項２記載のリセットコントロール装置。 - 【請求項４】 カウント手段は、カウントアップすると
Ｓ−ＲフリップフロップのＲ端子にカウントアップ信号
を与えて、前記Ｓ−Ｒフリップフロップをリセットする
ことを特徴とする請求項３記載のリセットコントロール
装置。 - 【請求項５】 外部リセット信号を受けると、ノイズキ
ャンセル処理を行ってノイズキャンセル信号を生成する
ノイズキャンセラーを備え、 前記ノイズキャンセル信号が入力信号とされると共に、
リセット信号生成手段に与えられることを特徴とする請
求項３又は請求項４記載のリセットコントロール装置。 - 【請求項６】 外部リセット信号が入力されると、該外
部リセット信号に応じてリセットコントロールを行うリ
セットコントロール装置において、 前記外部リセット信号に応じて第１の内部リセット信号
を出力する第１のリセット信号生成手段と、 前記外部リセット信号を受けるとカウント開始信号を送
出するカウント開始信号生成手段と、 前記カウント開始信号を受けるとカウントを開始するカ
ウンタ手段と、 前記カウンタ手段が所定の第２のカウント値をカウント
すると第２の内部リセット信号を出力する第２のリセッ
ト信号生成手段とを備えたことを特徴とするリセットコ
ントロール装置。 - 【請求項７】 第１のリセット信号生成手段は、カウン
タ手段が予め規定された第１のカウント値をカウントす
ると、第１の内部リセット信号の送出を停止することを
特徴とする請求項６記載のリセットコントロール装置。 - 【請求項８】 第２のリセット信号生成手段は、カウン
ト手段が第２のカウント値よりも長い予め設定されたカ
ウント値をカウントすると、第２の内部リセット信号を
停止することを特徴とする請求項７記載のリセットコン
トロール装置。 - 【請求項９】 第２のカウント値、第１のカウント値、
及び予め設定されたカウント値の順で値が大きくなるこ
とを特徴とする請求項８記載のリセットコントロール装
置。 - 【請求項１０】 少なくともＣＰＵ／ＤＭＡと他の内部
資源とを有する電気・電子機器に対して用いられ、第１
の内部リセット信号がメモリアクセスの停止を要求する
ホールド要求信号として用いられると共に、前記内部資
源のリセットを行うリセット信号として用いられ、第２
の内部リセット信号が前記ＣＰＵ／ＤＭＡのリセットを
行う信号として用いられることを特徴とする請求項６か
ら請求項９のうちのいずれか１項記載のリセットコント
ロール装置。 - 【請求項１１】 カウント開始信号生成手段は、カウン
ト手段が予め設定されたカウント値までカウントする
と、カウント開始信号を停止することを特徴とする請求
項６記載のリセットコントロール装置。 - 【請求項１２】 カウント開始信号生成手段は、外部リ
セット信号に応じた入力信号がＳ端子に与えられるＳ−
Ｒフリップフロップと、該Ｓ−Ｒフリップフロップの出
力信号と前記入力信号とに応じてカウント開始信号を生
成するカウント信号生成部とを有することを特徴とする
請求項１１記載のリセットコントロール装置。 - 【請求項１３】 カウント手段は、カウントアップする
とＳ−ＲフリップフロップのＲ端子にカウントアップ信
号を与えて、前記Ｓ−Ｒフリップフロップをリセットす
ることを特徴とする請求項１２記載のリセットコントロ
ール装置。 - 【請求項１４】 外部リセット信号を受けると、ノイズ
キャンセル処理を行ってノイズキャンセル信号を生成す
るノイズキャンセラーを備え、 前記ノイズキャンセル信号が入力信号とされると共に、
第１のリセット信号生成手段に与えられることを特徴と
する請求項１２又は請求項１３記載のリセットコントロ
ール装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002024195A JP2003223241A (ja) | 2002-01-31 | 2002-01-31 | リセットコントロール装置 |
| US10/208,768 US6608508B1 (en) | 2002-01-31 | 2002-08-01 | Reset control apparatus capable of resetting by external reset signal with narrow pulse width |
| DE10241361A DE10241361A1 (de) | 2002-01-31 | 2002-09-06 | Rücksetzsteuergerät zum Rücksetzen durch ein externes Rücksetzsignal mit schmaler Pulsbreite |
| KR1020020060426A KR20030065281A (ko) | 2002-01-31 | 2002-10-04 | 리셋 제어 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002024195A JP2003223241A (ja) | 2002-01-31 | 2002-01-31 | リセットコントロール装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003223241A true JP2003223241A (ja) | 2003-08-08 |
Family
ID=27606436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002024195A Pending JP2003223241A (ja) | 2002-01-31 | 2002-01-31 | リセットコントロール装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6608508B1 (ja) |
| JP (1) | JP2003223241A (ja) |
| KR (1) | KR20030065281A (ja) |
| DE (1) | DE10241361A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200016A (ja) * | 2006-01-26 | 2007-08-09 | Fujitsu Ltd | リセット信号生成回路 |
| JP2010009427A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Ten Ltd | 信号処理装置および信号処理方法 |
| JP2015011625A (ja) * | 2013-07-01 | 2015-01-19 | 東洋電機製造株式会社 | リセット信号発生装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004053335A1 (de) * | 2004-11-04 | 2006-05-18 | Siemens Ag | Elektronischer Baustein |
| JP2007088712A (ja) * | 2005-09-21 | 2007-04-05 | Seiko Instruments Inc | ノイズフィルタ回路 |
| US8843722B2 (en) * | 2010-01-25 | 2014-09-23 | Hewlett-Packard Development Company, L.P. | Reset dampener |
| KR101671956B1 (ko) * | 2010-06-04 | 2016-11-04 | 삼성전자주식회사 | 시스템 리세트 회로 및 방법 |
| JP5501320B2 (ja) * | 2011-09-30 | 2014-05-21 | 京セラドキュメントソリューションズ株式会社 | 電子回路 |
| KR101891165B1 (ko) * | 2012-06-20 | 2018-08-24 | 에스케이하이닉스 주식회사 | 리셋 신호 생성장치 |
| US9423843B2 (en) * | 2012-09-21 | 2016-08-23 | Atmel Corporation | Processor maintaining reset-state after reset signal is suspended |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03242718A (ja) | 1990-02-20 | 1991-10-29 | Nec Corp | リセット回路 |
| US5537055A (en) * | 1994-06-30 | 1996-07-16 | Pmc-Sierra, Inc. | Method for protecting an ASIC by resetting it after a predetermined time period |
| US6188256B1 (en) * | 1998-12-07 | 2001-02-13 | Philips Electronics North America Corporation | Reset-out circuit with feed back capability |
-
2002
- 2002-01-31 JP JP2002024195A patent/JP2003223241A/ja active Pending
- 2002-08-01 US US10/208,768 patent/US6608508B1/en not_active Expired - Fee Related
- 2002-09-06 DE DE10241361A patent/DE10241361A1/de not_active Ceased
- 2002-10-04 KR KR1020020060426A patent/KR20030065281A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200016A (ja) * | 2006-01-26 | 2007-08-09 | Fujitsu Ltd | リセット信号生成回路 |
| JP2010009427A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Ten Ltd | 信号処理装置および信号処理方法 |
| JP2015011625A (ja) * | 2013-07-01 | 2015-01-19 | 東洋電機製造株式会社 | リセット信号発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6608508B1 (en) | 2003-08-19 |
| US20030141909A1 (en) | 2003-07-31 |
| KR20030065281A (ko) | 2003-08-06 |
| DE10241361A1 (de) | 2003-08-14 |
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