JP3508625B2 - 低消費電力ディジタル論理回路 - Google Patents
低消費電力ディジタル論理回路Info
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- Computing Systems (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、論理回路に関し、
特にクロック供給ラインにゲートを備えた論理回路及び
半導体論理集積回路に関する。
特にクロック供給ラインにゲートを備えた論理回路及び
半導体論理集積回路に関する。
【０００２】
【従来の技術】クロック周波数と消費電力の関係がほぼ
比例関係にあるディジタル論理回路において、論理回路
の消費電力を抑える方法の一つとしてクロックラインに
ゲート回路を挿入し、論理回路が動作しない期間はクロ
ックの供給を止めるゲーテットクロック（gated cloc
k）方式が用いられる。
比例関係にあるディジタル論理回路において、論理回路
の消費電力を抑える方法の一つとしてクロックラインに
ゲート回路を挿入し、論理回路が動作しない期間はクロ
ックの供給を止めるゲーテットクロック（gated cloc
k）方式が用いられる。
【０００３】この方式を用いることで、例えばクロック
停止により平均的なクロック周波数が１／１０に下がっ
た場合には、ディジタル論理回路の消費電力もほぼ１／
１０になり、消費電力を削減することができる。
停止により平均的なクロック周波数が１／１０に下がっ
た場合には、ディジタル論理回路の消費電力もほぼ１／
１０になり、消費電力を削減することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ゲーテットクロック方式の論理回路は、次のような問題
点を有している。
ゲーテットクロック方式の論理回路は、次のような問題
点を有している。
【０００５】ディジタル論理回路では、クロックライン
にスパイクノイズが発生すると、論理回路が誤動作を起
こす。そしてクロックラインにゲート回路を挿入した場
合、タイミング設計を十分に調整しないと、クロックラ
インにスパイクノイズが発生する可能性が出てくる。
にスパイクノイズが発生すると、論理回路が誤動作を起
こす。そしてクロックラインにゲート回路を挿入した場
合、タイミング設計を十分に調整しないと、クロックラ
インにスパイクノイズが発生する可能性が出てくる。
【０００６】すなわち、ゲーテットクロック方式は、タ
イミングの設計が難しいという問題点を有しており、タ
イミングの設計及びその調整に時間を要する。
イミングの設計が難しいという問題点を有しており、タ
イミングの設計及びその調整に時間を要する。
【０００７】図１４は、従来のゲーテットクロック方式
の回路構成の一例を示す図である。
の回路構成の一例を示す図である。
【０００８】図１４を参照すると、データ入力ＤＡＴＡ
（Ｉ）をデータ入力端Ｄに入力しクロック入力端Ｃにク
ロックを入力として出力端Ｑからデータ出力ＤＡＴＡ
（Ｏ）を出力するＤ型フリップフロップ１のクロック入
力端Ｃには、クロックイネーブル信号とクロック信号を
入力とするゲート回路２の出力が接続されており、クロ
ックイネーブル信号は、クロック信号で前段からのクロ
ックイネーブル信号をラッチ出力するＤ型フリップフロ
ップ５の出力から供給される構成とされている。
（Ｉ）をデータ入力端Ｄに入力しクロック入力端Ｃにク
ロックを入力として出力端Ｑからデータ出力ＤＡＴＡ
（Ｏ）を出力するＤ型フリップフロップ１のクロック入
力端Ｃには、クロックイネーブル信号とクロック信号を
入力とするゲート回路２の出力が接続されており、クロ
ックイネーブル信号は、クロック信号で前段からのクロ
ックイネーブル信号をラッチ出力するＤ型フリップフロ
ップ５の出力から供給される構成とされている。
【０００９】図１５は、図１４に示した回路において、
クロックラインにスパイクが発生しない正常な動作を示
すタイミングチャートである。なお、図１５において、
Ｃ点はＤ型フリップフロップ１のクロック入力端Ｃの信
号波形を示している。
クロックラインにスパイクが発生しない正常な動作を示
すタイミングチャートである。なお、図１５において、
Ｃ点はＤ型フリップフロップ１のクロック入力端Ｃの信
号波形を示している。
【００１０】図１５を参照すると、Ｄ型フリップフロッ
プ５から出力されるクロックイネーブル信号がインアク
ティブ（Ｈｉｇｈレベル）のときはゲート回路２でクロ
ック信号がマスクされ、クロックイネーブル信号がアク
ティブ（Ｌｏｗレベル）のときゲート回路２からクロッ
クが通過出力され、その立ち上がりエッジでデータ入力
ＤＡＴＡ（I）のをラッチしＤＡＴＡ（Ｏ）として出
力する。
プ５から出力されるクロックイネーブル信号がインアク
ティブ（Ｈｉｇｈレベル）のときはゲート回路２でクロ
ック信号がマスクされ、クロックイネーブル信号がアク
ティブ（Ｌｏｗレベル）のときゲート回路２からクロッ
クが通過出力され、その立ち上がりエッジでデータ入力
ＤＡＴＡ（I）のをラッチしＤＡＴＡ（Ｏ）として出
力する。
【００１１】図１６は、クロックイネーブル信号の遅延
がクロックの立ち下がりよりも遅れて、図１４のノード
Ｃにスパイクノイズが発生して誤動作を起こす例を示す
図である。図１６に示すように、クロックイネーブル信
号がアクティブ（Ｌｏｗレベル）期間中にゲート回路２
から通過したクロックの立ち上がりエッジ（２）でデー
タ入力ＤＡＴＡ（Ｉ）のがＤ型フリップフロップ１で
ラッチされ、クロックイネーブル信号の遅延がクロック
の立ち下がりよりも遅れているため、つづいて、クロッ
クイネーブル信号の立ち上がりエッジに同期した信号に
より、データ入力ＤＡＴＡ（Ｉ）のがＤ型フリップフ
ロップ１でラッチされＤＡＴＡ（Ｏ）としてる。
がクロックの立ち下がりよりも遅れて、図１４のノード
Ｃにスパイクノイズが発生して誤動作を起こす例を示す
図である。図１６に示すように、クロックイネーブル信
号がアクティブ（Ｌｏｗレベル）期間中にゲート回路２
から通過したクロックの立ち上がりエッジ（２）でデー
タ入力ＤＡＴＡ（Ｉ）のがＤ型フリップフロップ１で
ラッチされ、クロックイネーブル信号の遅延がクロック
の立ち下がりよりも遅れているため、つづいて、クロッ
クイネーブル信号の立ち上がりエッジに同期した信号に
より、データ入力ＤＡＴＡ（Ｉ）のがＤ型フリップフ
ロップ１でラッチされＤＡＴＡ（Ｏ）としてる。
【００１２】従来の方式では、クロックイネーブルの遅
延がクロックの立ち下がりエッジよりも遅れると、スパ
イクノイズが発生して回路が誤動作するため、クロック
周期が短い高速回路やクロックデューティが悪いシステ
ムでは、その使用が制限され、適用範囲が限定されると
いう問題がある。
延がクロックの立ち下がりエッジよりも遅れると、スパ
イクノイズが発生して回路が誤動作するため、クロック
周期が短い高速回路やクロックデューティが悪いシステ
ムでは、その使用が制限され、適用範囲が限定されると
いう問題がある。
【００１３】図１７は、ゲート回路に入るクロックライ
ンが遅延して、結果的にクロックイネーブル信号の遅延
がクロックの立ち上がりよりも早くなった場合で、この
場合もＣ点にスパイクノイズが発生して誤動作を起こ
す。すなわち、この場合も、クロックイネーブル信号が
アクティブ期間中にゲート回路２から通過したクロック
の立ち上がりエッジ（２）でデータ入力ＤＡＴＡ（Ｉ）
のがＤ型フリップフロップ１でラッチされ、つづい
て、クロックイネーブル信号の立ち上がりエッジに同期
した信号により、データ入力ＤＡＴＡ（Ｉ）のがＤ型
フリップフロップ１でラッチされる。
ンが遅延して、結果的にクロックイネーブル信号の遅延
がクロックの立ち上がりよりも早くなった場合で、この
場合もＣ点にスパイクノイズが発生して誤動作を起こ
す。すなわち、この場合も、クロックイネーブル信号が
アクティブ期間中にゲート回路２から通過したクロック
の立ち上がりエッジ（２）でデータ入力ＤＡＴＡ（Ｉ）
のがＤ型フリップフロップ１でラッチされ、つづい
て、クロックイネーブル信号の立ち上がりエッジに同期
した信号により、データ入力ＤＡＴＡ（Ｉ）のがＤ型
フリップフロップ１でラッチされる。
【００１４】このように、従来のゲーテットクロック方
式の論理回路においては、Ｄ型フリップフロップのクロ
ックラインにスパイクノイズが発生すると、Ｄ型フリッ
プフロップ内に保持しているデータが読み出され、同時
に新しいデータが取り込まれる、結果的にスパイクの影
響でフリップフロップの値が変化する、つまり誤動作を
起こす事がわかる。
式の論理回路においては、Ｄ型フリップフロップのクロ
ックラインにスパイクノイズが発生すると、Ｄ型フリッ
プフロップ内に保持しているデータが読み出され、同時
に新しいデータが取り込まれる、結果的にスパイクの影
響でフリップフロップの値が変化する、つまり誤動作を
起こす事がわかる。
【００１５】ゲーテットクロックラインの使用数が増せ
ば増すほど、その数に比例して、タイミング設計に時間
を要するため、一般に、大規模ＬＳＩになるほど、ゲー
テットクロックの採用は必要最小限に抑えられる傾向
（低消費電力化と設計の容易性／設計期間がトレードオ
フの関係）にあり、この場合、低消費電力化を十分に図
る事が出来ない。
ば増すほど、その数に比例して、タイミング設計に時間
を要するため、一般に、大規模ＬＳＩになるほど、ゲー
テットクロックの採用は必要最小限に抑えられる傾向
（低消費電力化と設計の容易性／設計期間がトレードオ
フの関係）にあり、この場合、低消費電力化を十分に図
る事が出来ない。
【００１６】そして、大規模ＬＳＩの設計手法では、一
般に、ハードウエア記述言語（Hardware Description
Language）を用いて機能記述と検証を行い、論理合成
ツールを用いて、ハードウエア記述から、実際のＬＳＩ
のゲート回路を合成して、ＬＳＩの設計が行われる。
般に、ハードウエア記述言語（Hardware Description
Language）を用いて機能記述と検証を行い、論理合成
ツールを用いて、ハードウエア記述から、実際のＬＳＩ
のゲート回路を合成して、ＬＳＩの設計が行われる。
【００１７】この論理合成ツールは、一般に、クロック
一相同期回路を前提としており、ゲーテットクロック回
路に対応していないものが多く、機能記述に特殊な書き
方が要求されたり、あるいは、限られた論理合成ツール
しか使用できない。すなわち、ゲーテットクロック回路
の設計には、記述や設計環境が汎用性に欠ける。
一相同期回路を前提としており、ゲーテットクロック回
路に対応していないものが多く、機能記述に特殊な書き
方が要求されたり、あるいは、限られた論理合成ツール
しか使用できない。すなわち、ゲーテットクロック回路
の設計には、記述や設計環境が汎用性に欠ける。
【００１８】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、クロックラインに
ゲートを備えた論理回路において、クロック系のタイミ
ング設計を容易化し設計期間を短縮する論理回路を提供
することにある。
なされたものであって、その目的は、クロックラインに
ゲートを備えた論理回路において、クロック系のタイミ
ング設計を容易化し設計期間を短縮する論理回路を提供
することにある。
【００１９】また本発明の他の目的は、既存の論理合成
ツールを用いて設計可能なゲーテットクロック方式の論
理回路を提供することにある。
ツールを用いて設計可能なゲーテットクロック方式の論
理回路を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成する本発
明は、クロックイネーブル信号の値により入力したクロ
ック信号を通過又はマスクするゲート回路を備え、デー
タを入力とするラッチ回路のラッチタイミングを制御す
るクロック入力端に前記ゲート回路の出力が接続される
論理回路において、入力データと前記ラッチ回路の出力
とを入力とし、データイネーブル信号を選択信号として
いずれか一方を出力するセレクタを備え、前記セレクタ
の出力が前記ラッチ回路のデータ入力端に接続されてい
ることを特徴とする。本発明においては、信号源からの
データイネーブル信号、及びクロックイネーブル信号を
それぞれ入力とし、前記クロック信号でそれぞれラッチ
出力した信号を、前記データイネーブル信号、及び前記
クロックイネーブル信号として、前記セレクタ、及び前
記ゲート回路にそれぞれ供給する２つのラッチ回路をさ
らに備えている。
明は、クロックイネーブル信号の値により入力したクロ
ック信号を通過又はマスクするゲート回路を備え、デー
タを入力とするラッチ回路のラッチタイミングを制御す
るクロック入力端に前記ゲート回路の出力が接続される
論理回路において、入力データと前記ラッチ回路の出力
とを入力とし、データイネーブル信号を選択信号として
いずれか一方を出力するセレクタを備え、前記セレクタ
の出力が前記ラッチ回路のデータ入力端に接続されてい
ることを特徴とする。本発明においては、信号源からの
データイネーブル信号、及びクロックイネーブル信号を
それぞれ入力とし、前記クロック信号でそれぞれラッチ
出力した信号を、前記データイネーブル信号、及び前記
クロックイネーブル信号として、前記セレクタ、及び前
記ゲート回路にそれぞれ供給する２つのラッチ回路をさ
らに備えている。
【００２１】
【発明の実施の形態】本発明の実施の形態について説明
する。図１は、本発明の一実施の形態の構成を示す図で
あり、本発明を適用したゲーテットクロック方式の論理
回路の構成を示す図である。図１を参照すると、Ｄ型フ
リップフロップ１のデータ入力端Ｄには、セレクタ３の
出力が接続されており、セレクタ（「フィードバック回
路用セレクタ」ともいう）３は、データ入力ＤＡＴＡ
（Ｉ）と、Ｄ型フリップフロップ１の出力ＤＡＴＡ
（Ｏ）とを入力し、選択信号入力端に入力されるデータ
イネーブル信号の値に応じて、いずれか一方を出力す
る。
する。図１は、本発明の一実施の形態の構成を示す図で
あり、本発明を適用したゲーテットクロック方式の論理
回路の構成を示す図である。図１を参照すると、Ｄ型フ
リップフロップ１のデータ入力端Ｄには、セレクタ３の
出力が接続されており、セレクタ（「フィードバック回
路用セレクタ」ともいう）３は、データ入力ＤＡＴＡ
（Ｉ）と、Ｄ型フリップフロップ１の出力ＤＡＴＡ
（Ｏ）とを入力し、選択信号入力端に入力されるデータ
イネーブル信号の値に応じて、いずれか一方を出力す
る。
【００２２】Ｄ型フリップフロップ４はデータイネーブ
ル信号をラッチ出力する最終段のＤ型フリップフロップ
であり（前段のフリップフロップは図示されない）、Ｄ
型フリップフロップ５はクロックイネーブル信号をラッ
チ出力する最終段のＤ型フリップフロップである（前段
のフリップフロップは図示されない）。
ル信号をラッチ出力する最終段のＤ型フリップフロップ
であり（前段のフリップフロップは図示されない）、Ｄ
型フリップフロップ５はクロックイネーブル信号をラッ
チ出力する最終段のＤ型フリップフロップである（前段
のフリップフロップは図示されない）。
【００２３】Ｄ型フリップフロップ１のクロック入力端
へのクロックの供給・停止を制御するゲート回路２の一
の入力端にはクロックが供給され、他の入力端にはＤ型
フリップフロップ５から出力されるクロックイネーブル
信号が入力される。
へのクロックの供給・停止を制御するゲート回路２の一
の入力端にはクロックが供給され、他の入力端にはＤ型
フリップフロップ５から出力されるクロックイネーブル
信号が入力される。
【００２４】図１に示した論理回路においては、クロッ
クラインにスパイクノイズが乗った場合でも、フリップ
フロップが誤動作しないようにフィードバック回路でデ
ータを保持しているため、誤動作を起こさない。
クラインにスパイクノイズが乗った場合でも、フリップ
フロップが誤動作しないようにフィードバック回路でデ
ータを保持しているため、誤動作を起こさない。
【００２５】このように、クロックラインにスパイクが
乗っても誤動作しないため、以下のような利点を有す
る。・クロックラインのタイミング設計に全く気を配る
ことなく、かつゲーテットクロックの効果により、ディ
ジタル論理回路の低消費電力化を図る事が出来る。・ク
ロックラインのタイミング設計が複雑になるため、ゲー
テットクロック方式の採用が難しくなる大規模LSIの場
合でも簡単に採用でき、大規模ＬＳＩの低消費電力化に
大きく貢献する。
乗っても誤動作しないため、以下のような利点を有す
る。・クロックラインのタイミング設計に全く気を配る
ことなく、かつゲーテットクロックの効果により、ディ
ジタル論理回路の低消費電力化を図る事が出来る。・ク
ロックラインのタイミング設計が複雑になるため、ゲー
テットクロック方式の採用が難しくなる大規模LSIの場
合でも簡単に採用でき、大規模ＬＳＩの低消費電力化に
大きく貢献する。
【００２６】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。図１を参照して、本発明の一実施例の基
本構成を説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。図１を参照して、本発明の一実施例の基
本構成を説明する。
【００２７】図１において、符号１はＤ型フリップフロ
ップ、符号２はＤ型フリップフロップ１のクロックライ
ンの挿入された２入力ＯＲ回路、符号３はＤ型フリップ
フロップ１のデータを保持するためのフィードバック回
路を構成するセレクタである。符号４データイネーブル
信号発生器の最終段のＤ型フリップフロップを図示した
ものであり、符号５はクロックイネーブル信号発生器の
最終段のＤ型フリップフロップを示したものである。
ップ、符号２はＤ型フリップフロップ１のクロックライ
ンの挿入された２入力ＯＲ回路、符号３はＤ型フリップ
フロップ１のデータを保持するためのフィードバック回
路を構成するセレクタである。符号４データイネーブル
信号発生器の最終段のＤ型フリップフロップを図示した
ものであり、符号５はクロックイネーブル信号発生器の
最終段のＤ型フリップフロップを示したものである。
【００２８】クロックイネーブル信号はゲート回路２の
一の入力端に接続され、データイネーブル信号はセレク
タ３の選択端子にそれぞれ接続される。
一の入力端に接続され、データイネーブル信号はセレク
タ３の選択端子にそれぞれ接続される。
【００２９】図２及び図３は、本発明の一実施例の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【００３０】図２には、クロックイネーブル信号がクロ
ックの立ち上がりエッジから生成され、かつクロック信
号の立ち下がりエッジのタイミングよりも遅延しない場
合を示す。
ックの立ち上がりエッジから生成され、かつクロック信
号の立ち下がりエッジのタイミングよりも遅延しない場
合を示す。
【００３１】Ｃ点（図１のフリップフロップ１のクロッ
ク入力端Ｃ）に、クロックイネーブル信号がアクティブ
（クロックイネーブル信号はＬｏｗアクティブとする）
の期間に、３つのクロック信号の立ち上がりエッジ（＜
２＞、＜３＞、＜４＞）が存在する。
ク入力端Ｃ）に、クロックイネーブル信号がアクティブ
（クロックイネーブル信号はＬｏｗアクティブとする）
の期間に、３つのクロック信号の立ち上がりエッジ（＜
２＞、＜３＞、＜４＞）が存在する。
【００３２】データイネーブル信号がアクティブ（Ｌｏ
ｗレベル）の期間にのみ、セレクタ３は、データ入力Ｄ
ＡＴＡ（Ｉ）をＤ型フリップフロップ１のデータ入力端
に出力する。
ｗレベル）の期間にのみ、セレクタ３は、データ入力Ｄ
ＡＴＡ（Ｉ）をＤ型フリップフロップ１のデータ入力端
に出力する。
【００３３】このため、Ｄ型フリップフロップ１は、ク
ロック信号の立ち上がりエッジ＜３＞でデータ入力ＤＡ
ＴＡ（Ｉ）のを取り込み出力ＤＡＴＡ（Ｏ）に出力
し、データイネーブル信号がＨｉｇｈレベルのときは、
セレクタ３からはＤ型フリップフロップ１の出力ＤＡＴ
Ａ（Ｏ）がＤ型フリップフロップ１のデータ入力端に供
給され、クロック信号の立ち上がりエッジ＜４＞ではセ
レクタ３から出力されるデータ入力ＤＡＴＡ（Ｉ）の
を取り込む。
ロック信号の立ち上がりエッジ＜３＞でデータ入力ＤＡ
ＴＡ（Ｉ）のを取り込み出力ＤＡＴＡ（Ｏ）に出力
し、データイネーブル信号がＨｉｇｈレベルのときは、
セレクタ３からはＤ型フリップフロップ１の出力ＤＡＴ
Ａ（Ｏ）がＤ型フリップフロップ１のデータ入力端に供
給され、クロック信号の立ち上がりエッジ＜４＞ではセ
レクタ３から出力されるデータ入力ＤＡＴＡ（Ｉ）の
を取り込む。
【００３４】図３は、クロックイネーブル信号がクロッ
クの立ち上がりエッジから生成され、かつクロックの立
ち下がりエッジのタイミングよりも遅延した場合を示す
タイミング図である。
クの立ち上がりエッジから生成され、かつクロックの立
ち下がりエッジのタイミングよりも遅延した場合を示す
タイミング図である。
【００３５】Ｃ点には、クロックイネーブル信号がアク
ティブ期間に、クロック立ち上がりエッジが３カ所（＜
２＞、＜３＞、＜４＞）の伝達され、さらにクロックイ
ネーブル信号の遅延により本来のクロックの立ち上がり
エッジには存在しない＜４’＞なるクロックエッジ（こ
の＜４’＞を「スパイクノイズ」と呼ぶ）が発生する。
ティブ期間に、クロック立ち上がりエッジが３カ所（＜
２＞、＜３＞、＜４＞）の伝達され、さらにクロックイ
ネーブル信号の遅延により本来のクロックの立ち上がり
エッジには存在しない＜４’＞なるクロックエッジ（こ
の＜４’＞を「スパイクノイズ」と呼ぶ）が発生する。
【００３６】しかしながら、データイネーブル信号がＬ
ｏｗレベルの期間にのみＤ型フリップフロップ１にはデ
ータが取り込まれる。図３では、クロックエッジ＜３＞
のみがデータ取り込みクロックエッジとなる。このた
め、＜４’＞のスパイクノイズの影響を受けることがな
い。すなわちデータイネーブル信号がＨｉｇｈレベルの
ときは、セレクタ３からはＤ型フリップフロップ１の出
力ＤＡＴＡ（Ｏ）がＤ型フリップフロップ１のデータ入
力端に供給され、クロック信号の立ち上がりエッジ<４
>、<４’>ではセレクタ３から出力されるデータ入力Ｄ
ＡＴＡ（Ｉ）のを取り込む。
ｏｗレベルの期間にのみＤ型フリップフロップ１にはデ
ータが取り込まれる。図３では、クロックエッジ＜３＞
のみがデータ取り込みクロックエッジとなる。このた
め、＜４’＞のスパイクノイズの影響を受けることがな
い。すなわちデータイネーブル信号がＨｉｇｈレベルの
ときは、セレクタ３からはＤ型フリップフロップ１の出
力ＤＡＴＡ（Ｏ）がＤ型フリップフロップ１のデータ入
力端に供給され、クロック信号の立ち上がりエッジ<４
>、<４’>ではセレクタ３から出力されるデータ入力Ｄ
ＡＴＡ（Ｉ）のを取り込む。
【００３７】図２、及び図３に示したタイムチャートか
らもわかるように、本発明の一実施例の論理回路は、ス
パイクノイズの有無にかかわらず、同じ動作をすること
がわかる。すなわち、本発明の一実施例の論理回路は、
クロックラインのスパイクノイズに対して誤動作を起こ
さない。
らもわかるように、本発明の一実施例の論理回路は、ス
パイクノイズの有無にかかわらず、同じ動作をすること
がわかる。すなわち、本発明の一実施例の論理回路は、
クロックラインのスパイクノイズに対して誤動作を起こ
さない。
【００３８】そして、ゲーテットする場合のクロックイ
ネーブル信号の遅延が１クロックまで許容されるため、
クロック周期が短い高速回路へ適用することもできる。
ネーブル信号の遅延が１クロックまで許容されるため、
クロック周期が短い高速回路へ適用することもできる。
【００３９】次に本発明の第２の実施例について説明す
る。図４は、本発明の２の実施例の構成を示す図であ
る。図４を参照すると、本発明の第２の実施例は、図１
に示したゲート２として、ＡＮＤ回路を用いたものであ
る。図５は、図４に示した論理回路のタイムチャートで
ある。
る。図４は、本発明の２の実施例の構成を示す図であ
る。図４を参照すると、本発明の第２の実施例は、図１
に示したゲート２として、ＡＮＤ回路を用いたものであ
る。図５は、図４に示した論理回路のタイムチャートで
ある。
【００４０】本発明の第２の実施例においては、クロッ
クイネーブル信号はＨｉｇｈレベルがアクティブとされ
る。本発明の第２の実施例においては、クロックイネー
ブル信号の遅延がクロックの立ち下がりエッジよりも少
ない場合、スパイクノイズが発生するが、Ｄ型フリップ
フロップ１は、データイネーブル信号がアクティブのと
きにのみ、クロックの立ち上がりエッジでセレクタ３か
ら出力されるデータ入力ＤＡＴＡ（I）を取り込み、デ
ータイネーブル信号がインアクティブのときはセレクタ
３から出力されるデータ出力ＤＡＴＡ（Ｏ）をクロック
の立ち上がりエッジで取り込む構成とされているため、
クロックラインにスパイクノイズが発生しても、論理回
路は、誤動作しない。
クイネーブル信号はＨｉｇｈレベルがアクティブとされ
る。本発明の第２の実施例においては、クロックイネー
ブル信号の遅延がクロックの立ち下がりエッジよりも少
ない場合、スパイクノイズが発生するが、Ｄ型フリップ
フロップ１は、データイネーブル信号がアクティブのと
きにのみ、クロックの立ち上がりエッジでセレクタ３か
ら出力されるデータ入力ＤＡＴＡ（I）を取り込み、デ
ータイネーブル信号がインアクティブのときはセレクタ
３から出力されるデータ出力ＤＡＴＡ（Ｏ）をクロック
の立ち上がりエッジで取り込む構成とされているため、
クロックラインにスパイクノイズが発生しても、論理回
路は、誤動作しない。
【００４１】次に本発明の第３の実施例について説明す
る。図６は、本発明の第３の実施例の構成を示す図であ
る。図６を参照すると、本発明の第３の実施例は、クロ
ックイネーブル発生器の最終段のＤ型フリップフロップ
５が、クロック立ち下がりで動作するフリップフロップ
を用いており、Ｄ型フリップフロップ５からは、クロッ
クの立ち下がりエッジで、クロックイネーブル信号が出
力される。
る。図６は、本発明の第３の実施例の構成を示す図であ
る。図６を参照すると、本発明の第３の実施例は、クロ
ックイネーブル発生器の最終段のＤ型フリップフロップ
５が、クロック立ち下がりで動作するフリップフロップ
を用いており、Ｄ型フリップフロップ５からは、クロッ
クの立ち下がりエッジで、クロックイネーブル信号が出
力される。
【００４２】図７は、本発明の第３の実施例の動作を示
すタイムチャートである。この場合も、クロックイネー
ブル信号の遅延がクロックの立ち下がりエッジよりも少
ない場合でもスパイクノイズが発生するが、Ｄ型フリッ
プフロップ１は、データイネーブル信号がアクティブの
ときにのみ、クロックの立ち上がりエッジでセレクタ３
から出力されるデータ入力ＤＡＴＡ（I）を取り込み、
データイネーブル信号がインアクティブのときはセレク
タ３から出力されるデータ出力ＤＡＴＡ（Ｏ）をクロッ
クの立ち上がりエッジで取り込む構成とされているた
め、論理回路は、誤動作しない。
すタイムチャートである。この場合も、クロックイネー
ブル信号の遅延がクロックの立ち下がりエッジよりも少
ない場合でもスパイクノイズが発生するが、Ｄ型フリッ
プフロップ１は、データイネーブル信号がアクティブの
ときにのみ、クロックの立ち上がりエッジでセレクタ３
から出力されるデータ入力ＤＡＴＡ（I）を取り込み、
データイネーブル信号がインアクティブのときはセレク
タ３から出力されるデータ出力ＤＡＴＡ（Ｏ）をクロッ
クの立ち上がりエッジで取り込む構成とされているた
め、論理回路は、誤動作しない。
【００４３】次に本発明の第４の実施例について説明す
る。図８は、本発明の第４の実施例の構成を示す図であ
り、データイネーブル信号／クロックイネーブル信号が
複数存在する場合の例を示したものである。図９は、本
発明の第４の実施例の動作を示すタイムチャートであ
る。
る。図８は、本発明の第４の実施例の構成を示す図であ
り、データイネーブル信号／クロックイネーブル信号が
複数存在する場合の例を示したものである。図９は、本
発明の第４の実施例の動作を示すタイムチャートであ
る。
【００４４】図８を参照すると、Ｄ型フリップフロップ
１、１’のデータ入力端Ｄには、それぞれセレクタ３、
３’の出力が接続されており、セレクタ（「フィードバ
ック回路用セレクタ」ともいう）３、３’は、それぞれ
データ入力ＤＡＴＡ（Ｉ）、ＤＡＴＡ（Ｉ）’と、Ｄ型
フリップフロップ１、１’の出力ＤＡＴＡ（Ｏ）、ＤＡ
ＴＡ（Ｏ）’を入力し、Ｄ型フリップフロップ４、４’
から出力されるデータイネーブル信号が選択信号入力端
にそれぞれ入力される。
１、１’のデータ入力端Ｄには、それぞれセレクタ３、
３’の出力が接続されており、セレクタ（「フィードバ
ック回路用セレクタ」ともいう）３、３’は、それぞれ
データ入力ＤＡＴＡ（Ｉ）、ＤＡＴＡ（Ｉ）’と、Ｄ型
フリップフロップ１、１’の出力ＤＡＴＡ（Ｏ）、ＤＡ
ＴＡ（Ｏ）’を入力し、Ｄ型フリップフロップ４、４’
から出力されるデータイネーブル信号が選択信号入力端
にそれぞれ入力される。
【００４５】Ｄ型フリップフロップ４、４’はそれぞれ
データイネーブル信号をラッチ出力する最終段のＤ型フ
リップフロップであり、Ｄ型フリップフロップ５、５’
はそれぞれクロックイネーブル信号をラッチ出力する最
終段のＤ型フリップフロップである。
データイネーブル信号をラッチ出力する最終段のＤ型フ
リップフロップであり、Ｄ型フリップフロップ５、５’
はそれぞれクロックイネーブル信号をラッチ出力する最
終段のＤ型フリップフロップである。
【００４６】Ｄ型フリップフロップ１、１’のクロック
入力端へのクロックの供給・停止を制御するゲート回路
２、２’の一の入力端には共通のクロックが供給され、
他の入力端にはＤ型フリップフロップ５、５’から出力
されるクロックイネーブル信号が入力される。
入力端へのクロックの供給・停止を制御するゲート回路
２、２’の一の入力端には共通のクロックが供給され、
他の入力端にはＤ型フリップフロップ５、５’から出力
されるクロックイネーブル信号が入力される。
【００４７】図８には、各クロックイネーブル信号、デ
ータイネーブル信号が２系統の構成を示したが、同様の
考え方でイネーブル信号の数が増やすことができる。
ータイネーブル信号が２系統の構成を示したが、同様の
考え方でイネーブル信号の数が増やすことができる。
【００４８】この場合も、Ｄ型フリップフロップ１、
１’は、データイネーブル信号がアクティブのときにの
み、クロックの立ち上がりエッジでセレクタ３、３’か
ら出力されるデータ入力ＤＡＴＡ（I）、ＤＡＴＡ
（I）’を取り込み、データイネーブル信号がインアク
ティブのときはセレクタ３、３’から出力されるデータ
出力ＤＡＴＡ（Ｏ）、ＤＡＴＡ（Ｏ）’をクロックの立
ち上がりエッジで取り込む構成とされるため、論理回路
は、誤動作しない。
１’は、データイネーブル信号がアクティブのときにの
み、クロックの立ち上がりエッジでセレクタ３、３’か
ら出力されるデータ入力ＤＡＴＡ（I）、ＤＡＴＡ
（I）’を取り込み、データイネーブル信号がインアク
ティブのときはセレクタ３、３’から出力されるデータ
出力ＤＡＴＡ（Ｏ）、ＤＡＴＡ（Ｏ）’をクロックの立
ち上がりエッジで取り込む構成とされるため、論理回路
は、誤動作しない。
【００４９】次に本発明の第５の実施例について説明す
る。図１０は、本発明の第５の実施例の構成を示す図で
ある。図１０を参照すると、本発明の第５の実施例は、
Ｄ型フリップフロップ１、１’のセレクタ３、３’の対
してそれぞれデータイネーブル信号をＤ型フリップフロ
ップ４、４’から供給し、Ｄ型フリップフロップ１、
１’のクロック入力端へのクロック供給・停止を制御す
るゲート回路２を一つとしたものである。ゲート回路２
へのクロックイネーブル信号はＤ型フリップフロップ５
から供給される。クロックイネーブル信号を共通化する
ことで、ゲートを一つとし、クロックラインの簡略化、
設計の容易化を可能としている。図１１は、本発明の第
５の実施例の動作を示すタイムチャートである。
る。図１０は、本発明の第５の実施例の構成を示す図で
ある。図１０を参照すると、本発明の第５の実施例は、
Ｄ型フリップフロップ１、１’のセレクタ３、３’の対
してそれぞれデータイネーブル信号をＤ型フリップフロ
ップ４、４’から供給し、Ｄ型フリップフロップ１、
１’のクロック入力端へのクロック供給・停止を制御す
るゲート回路２を一つとしたものである。ゲート回路２
へのクロックイネーブル信号はＤ型フリップフロップ５
から供給される。クロックイネーブル信号を共通化する
ことで、ゲートを一つとし、クロックラインの簡略化、
設計の容易化を可能としている。図１１は、本発明の第
５の実施例の動作を示すタイムチャートである。
【００５０】次に本発明の第６の実施例について説明す
る。図１２は、本発明の第６の実施例の構成を示す図で
あり、大規模ＬＳＩ設計に適用した構成を示す図であ
る。１つのゲーテットクロックでドライブする単位を１
つのマクロと定義しており、第１のマクロ１０１、第２
のマクロ１０２の２種類についてゲーテットクロックを
使用している。
る。図１２は、本発明の第６の実施例の構成を示す図で
あり、大規模ＬＳＩ設計に適用した構成を示す図であ
る。１つのゲーテットクロックでドライブする単位を１
つのマクロと定義しており、第１のマクロ１０１、第２
のマクロ１０２の２種類についてゲーテットクロックを
使用している。
【００５１】イネーブル発生回路７、７′からのクロッ
クイネーブル信号を１つのゲート回路で、第１のマクロ
１０１、第２のマクロ１０２のクロック入力端を駆動し
ている。
クイネーブル信号を１つのゲート回路で、第１のマクロ
１０１、第２のマクロ１０２のクロック入力端を駆動し
ている。
【００５２】このようにある機能単位でゲーテットクロ
ックを採用することにより、ゲーテットクロックの数を
整理して設計を容易にすることができる。
ックを採用することにより、ゲーテットクロックの数を
整理して設計を容易にすることができる。
【００５３】第１のマクロ１０１、第２のマクロ１０２
のデータイネーブル信号（ＤＥ）により、第１のマクロ
１０１、第２のマクロ１０２内のフリップフロップは、
クロックイネーブル期間のクロックのエッジでデータが
取り込まれる。
のデータイネーブル信号（ＤＥ）により、第１のマクロ
１０１、第２のマクロ１０２内のフリップフロップは、
クロックイネーブル期間のクロックのエッジでデータが
取り込まれる。
【００５４】なお、第３のマクロ１０３は、ゲーテット
クロック方式でクロックが供給されない。このようにゲ
ーテットされたマクロ（ゲーテットクロック方式でクロ
ックが供給されるマクロ）とゲーテットされないマクロ
と混在してもよく、またゲーテットされたマクロの数や
ゲーテットされていないマクロの数は、図１２に示した
構成に限定されるものでない。
クロック方式でクロックが供給されない。このようにゲ
ーテットされたマクロ（ゲーテットクロック方式でクロ
ックが供給されるマクロ）とゲーテットされないマクロ
と混在してもよく、またゲーテットされたマクロの数や
ゲーテットされていないマクロの数は、図１２に示した
構成に限定されるものでない。
【００５５】各イネーブル信号を１つのゲーテットクロ
ックにまとめる場合、機能単位でまとめる場合や、イネ
ーブル信号のタイミングパルスの位置でまとめる方法等
が有る。一つのまとめる信号本数が多くなると、クロッ
クイネーブルのイネーブル期間が長くなり、クロックの
停止による低消費電力効果が少なくなるので、機能やタ
イミング位置を考慮しながら適切に決める。
ックにまとめる場合、機能単位でまとめる場合や、イネ
ーブル信号のタイミングパルスの位置でまとめる方法等
が有る。一つのまとめる信号本数が多くなると、クロッ
クイネーブルのイネーブル期間が長くなり、クロックの
停止による低消費電力効果が少なくなるので、機能やタ
イミング位置を考慮しながら適切に決める。
【００５６】次に本発明の第７の実施例について説明す
る。図１３は、本発明の第７の実施例の構成を示す図で
ある。図１３を参照すると、本発明の第７の実施例にお
いては、ゲーテットクロックラインに、ＣＴＳ（Clock
Tree Synthesis；クロックツリーシンセシス）の遅延
時間均等化用のバッファ６、６'、６''を備え、第１乃
至第３のマクロ１０１〜１０３のクロック入力端C、
C'、C''でのクロックの位相を揃えるようにしたもので
ある。マクロのクロック入力端のクロック位相が全て同
一になるため、各マクロ間の位相のチューニングも必要
が無く、各マクロを一般的な論理合成ツールで合成が可
能になり設計が容易である。
る。図１３は、本発明の第７の実施例の構成を示す図で
ある。図１３を参照すると、本発明の第７の実施例にお
いては、ゲーテットクロックラインに、ＣＴＳ（Clock
Tree Synthesis；クロックツリーシンセシス）の遅延
時間均等化用のバッファ６、６'、６''を備え、第１乃
至第３のマクロ１０１〜１０３のクロック入力端C、
C'、C''でのクロックの位相を揃えるようにしたもので
ある。マクロのクロック入力端のクロック位相が全て同
一になるため、各マクロ間の位相のチューニングも必要
が無く、各マクロを一般的な論理合成ツールで合成が可
能になり設計が容易である。
【００５７】なお、図１２、図１３には、示されていな
いが、各マクロ間には信号配線を備え、各マクロ間の信
号の授受が行われ所定の機能が実現される。
いが、各マクロ間には信号配線を備え、各マクロ間の信
号の授受が行われ所定の機能が実現される。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００５９】本発明の第１の効果は、クロック系のタイ
ミングに特に気を配ることなく低消費電力な論理回路を
設計可能とし、従来のゲーテットクロック方式に比べ
て、設計期間を短縮することができる、ということであ
る。
ミングに特に気を配ることなく低消費電力な論理回路を
設計可能とし、従来のゲーテットクロック方式に比べ
て、設計期間を短縮することができる、ということであ
る。
【００６０】本発明の第２の効果は、クロックラインの
タイミングの考慮が不要なため、大規模ＬＳＩの場合で
も、ゲーテットクロック方式を問題無く採用でき、大規
模ＬＳＩの低消費電力化の実現を容易化する、というこ
とである。ゲーテットクロックラインの使用数が増える
と、その数に比例してタイミング設計に時間を要し、こ
のため、一般に大規模ＬＳＩになるほどゲーテットクロ
ックの採用は必要最小限に抑えられる傾向にあり、すな
わち低消費電力化と設計の容易性／設計期間がトレード
オフの関係にあるが、ゲーテットクロック方式を問題無
く採用することができる。
タイミングの考慮が不要なため、大規模ＬＳＩの場合で
も、ゲーテットクロック方式を問題無く採用でき、大規
模ＬＳＩの低消費電力化の実現を容易化する、というこ
とである。ゲーテットクロックラインの使用数が増える
と、その数に比例してタイミング設計に時間を要し、こ
のため、一般に大規模ＬＳＩになるほどゲーテットクロ
ックの採用は必要最小限に抑えられる傾向にあり、すな
わち低消費電力化と設計の容易性／設計期間がトレード
オフの関係にあるが、ゲーテットクロック方式を問題無
く採用することができる。
【００６１】本発明の第３の効果は、クロックラインの
ゲート挿入のみ記述で対応するだけで、論理合成ツール
を用いることが出来る、ということである。論理合成ツ
ールは、一般にクロック一相同期回路を前提として、デ
ータを保持する必要がある場合にはデータ保持回路を発
生する。
ゲート挿入のみ記述で対応するだけで、論理合成ツール
を用いることが出来る、ということである。論理合成ツ
ールは、一般にクロック一相同期回路を前提として、デ
ータを保持する必要がある場合にはデータ保持回路を発
生する。
【００６２】本発明の第４の効果は、ゲーテットする場
合のクロックイネーブル信号の遅延が１クロックまで許
容されるため、クロック周期が短い高速回路への適用を
可能としている、ということである。
合のクロックイネーブル信号の遅延が１クロックまで許
容されるため、クロック周期が短い高速回路への適用を
可能としている、ということである。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するタイミ
ング図である。
ング図である。
【図３】本発明の第１の実施例の動作を説明するタイミ
ング図である。
ング図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第２の実施例の動作を説明するタイミ
ング図である。
ング図である。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】本発明の第３の実施例の動作を説明するタイミ
ング図である。
ング図である。
【図８】本発明の第４の実施例の構成を示す図である。
【図９】本発明の第４の実施例の動作を説明するタイミ
ング図である。
ング図である。
【図１０】本発明の第５の実施例の構成を示す図であ
る。
る。
【図１１】本発明の第５の実施例の動作を説明するタイ
ミング図である。
ミング図である。
【図１２】本発明の第６の実施例の構成を示す図であ
る。
る。
【図１３】本発明の第７の実施例の構成を示す図であ
る。
る。
【図１４】従来の構成を示す図である。
【図１５】従来のゲートテッドクロック方式の回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図１６】従来のゲートテッドクロック方式の回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図１７】従来のゲートテッドクロック方式の回路の動
作を示すタイミング図である。
作を示すタイミング図である。
１ Ｄ型フリップフロップ
２ ゲート回路
３ セレクタ回路
４、５ Ｄ型フリップフロップ
６ バッファ
７ イネーブル発生回路
１０ マクロ
Claims (8)
- 【請求項１】クロックイネーブル信号の値により入力し
たクロック信号を通過又はマスクするゲート回路を備
え、データを入力するラッチ回路のラッチタイミングを
制御するクロック入力端に前記ゲート回路の出力が接続
されてなる論理回路において、 入力データと前記ラッチ回路の出力とを入力とし、入力
されたデータイネーブル信号を選択信号として、前記入
力データと前記ラッチ回路の出力のいずれか一方を出力
するセレクタを備え、 前記セレクタの出力が、前記ラッチ回路のデータ入力端
に接続され、信号源からのデータイネーブル信号、及びクロックイネ
ーブル信号をそれぞれ入力とし、前記クロック信号でそ
れぞれラッチ出力した信号を、前記データイネーブル信
号、及び前記クロックイネーブル信号として、前記セレ
クタ、及び前記ゲート回路にそれぞれ供給する２つのラ
ッチ回路をさらに備えている、 ことを特徴とする論理回
路。 - 【請求項２】複数のデータをそれぞれ入力する複数系統
のラッチ回路のそれぞれに対して、入力データと前記ラ
ッチ回路の出力とをそれぞれ入力とし、データイネーブ
ル信号を選択信号としていずれか一方をそれぞれ出力す
る複数のセレクタを備え、 前記各セレクタの出力が対応する前記ラッチ回路のデー
タ入力端にそれぞれ接続されており、 複数系統の前記ラッチ回路のそれぞれに対して、クロッ
クイネーブル信号の値に応じて、入力したクロック信号
を通過又はマスクする複数のゲート回路を備え、前記各
ゲート回路の出力が対応する前記ラッチ回路のクロック
入力端にそれぞれ接続され、 信号源からの複数のデータイネーブル信号をそれぞれ入
力とし、前記クロック信号によりそれぞれラッチした前
記複数のデータイネーブル信号を、前記複数のセレクタ
にそれぞれ供給する複数のラッチ回路と、 信号源からの複数のクロックイネーブル信号をそれぞれ
入力とし、前記クロック信号によりラッチした複数のク
ロックイネーブル信号を、前記複数のゲート回路にそれ
ぞれ供給する複数のラッチ回路と、を備えている、 こと
を特徴とする論理回路。 - 【請求項３】複数のデータをそれぞれ入力する複数系統
のラッチ回路のそれぞれに対して、 入力データと前記ラッチ回路の出力とをそれぞれ入力と
し、データイネーブル信号を選択信号としていずれか一
方を出力する複数のセレクタを備え、 前記各セレクタの出力がそれぞれ対応する前記ラッチ回
路のデータ入力端にそれぞれ接続されており、 複数系統の前記ラッチ回路に対して、クロックイネーブ
ル信号の値に応じて、入力したクロック信号を通過又は
マスクする一つのゲート回路を備え、前記ゲート回路の
出力が前記複数のラッチ回路のクロック入力端に共通接
続され、 信号源からの複数のデータイネーブル信号をそれぞれ入
力とし、前記クロック信号でそれぞれラッチした複数の
データイネーブル信号を、前記複数のセレクタにそれぞ
れ供給する複数のラッチ回路と、 信号源からのクロックイネーブル信号を入力とし、前記
クロック信号でラッチしたクロックイネーブル信号を前
記ゲート回路に供給するラッチ回路と、を備えている、
ことを特徴とする論理回路。 - 【請求項４】前記ラッチ回路がＤ型フリップフロップよ
りなることを特徴とする請求項１乃至３のいずれか一に
記載の論理回路。 - 【請求項５】複数のデータをそれぞれ入力する複数系統
のラッチ回路のそれぞれに対して、 入力データと前記ラッチ回路の出力とをそれぞれ入力と
し、データイネーブル信号を選択信号としていずれか一
方を出力する複数のセレクタを備え、 前記各セレクタの出力がそれぞれ対応する前記ラッチ回
路のデータ入力端にそれぞれ接続されているマクロを備
え、 前記マクロに対して、クロックイネーブル信号の値に応
じて、入力したクロック信号を通過又はマスクするゲー
ト回路を共通に一つ備え、 前記ゲート回路の出力が、前記マクロのクロック入力端
に接続され、前記マクロのクロック入力端から入力され
たクロックが前記マクロ内の前記複数のラッチ回路のク
ロック入力端に共通に供給され、信号源からの複数のデータイネーブル信号をそれぞれ入
力とし、前記クロック信号でそれぞれラッチした複数の
データイネーブル信号を、前記複数のセレクタにそれぞ
れ供給する複数のラッチ回路と、 信号源からのクロックイネーブル信号を入力とし、前記
クロック信号でラッチしたクロックイネーブル信号を前
記ゲート回路に供給するラッチ回路と、 を備えている、 ことを特徴とする半導体集積回路装置。 - 【請求項６】請求項５記載の前記マクロと、クロック入
力端にクロックの通過又はマスクを制御するゲート回路
が挿入されずに直接クロック信号が入力されるマクロと
が、同一チップ内に混在している、ことを特徴とする半
導体集積回路装置。 - 【請求項７】前記ゲート回路と前記マクロの前記クロッ
ク入力端との間に遅延均等化バッファを備えていること
を特徴とする請求項５記載の半導体集積回路装置。 - 【請求項８】クロック入力端に直接クロック信号が入力
される前記マクロのクロック入力端にも遅延均等化バッ
ファを備えている、ことを特徴とする請求項６記載の半
導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14908199A JP3508625B2 (ja) | 1999-05-28 | 1999-05-28 | 低消費電力ディジタル論理回路 |
| US09/583,038 US6351170B1 (en) | 1999-05-28 | 2000-05-30 | Low power consumption type digital logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14908199A JP3508625B2 (ja) | 1999-05-28 | 1999-05-28 | 低消費電力ディジタル論理回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000341093A JP2000341093A (ja) | 2000-12-08 |
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Family
ID=15467290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14908199A Expired - Fee Related JP3508625B2 (ja) | 1999-05-28 | 1999-05-28 | 低消費電力ディジタル論理回路 |
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| JP2005537768A (ja) * | 2002-08-28 | 2005-12-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 |
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| CN100377077C (zh) * | 2004-09-24 | 2008-03-26 | 上海芯华微电子有限公司 | 可旁通寄存器和使用该寄存器的流水线电路 |
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-
1999
- 1999-05-28 JP JP14908199A patent/JP3508625B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-30 US US09/583,038 patent/US6351170B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JP2000341093A (ja) | 2000-12-08 |
| US6351170B1 (en) | 2002-02-26 |
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