KR100202652B1 - 로킹 액세스 제어 회로 - Google Patents

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Abstract

본 발명은 로킹 엑세스 제어 회로에 관한 것으로, 종래에는 로킹 시점이 어긋나는 경우 시스템이 오동작할 수 있는 문제점이 있다. 따라서, 본 발명은 로킹 신호(LOCK)가 하강 에지로 액티브됨을 검출하여 1 클럭 크기의 펄스를 발생시키는 에지 검출부(210)와, 이 에지 검출부(210)에서 발생된 펄스 신호를 액세스에 필요한 1 천이 크기로 변환시키는 신호 변환부(220)와, 이 신호 변환부(220)의 출력을 인에이블 신호로 하여 외부로부터의 어드레스(ADDR) 및 데이터(DATA)를 타켓(202)에 전송하는 래치(230)으로 구성한 것으로, 본 발명은 로킹 신호의 액티브 시점을 정확히 검출하여 외부로부터의 어드레스 및 데이터를 유효화함으로써 오동작을 방지할 수 있다.

Description

로킹 액세스 제어 회로
제1도는 종래 기술의 구성도.
제2도는 제1도에서의 타이밍도.
제3도는 본 발명에 따른 회로도.
제4도는 제3도에서의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
201 : 마스터 202 : 타켓
210 : 에지 검출부 211,212 : 플립플롭
213,222 : 버퍼 214 : 앤드 게이트
221, 231 : 래치
본 발명은 기기간의 액세스 제어에 관한 것으로 특히, PCI 버스 구조에서 외부 기기로부터의 액세스를 허락 또는 방지할 수 있도록 하는 로킹 액세스 제어회로에 관한 것이다.
일반적으로 PCI 버스 구조에서 로킹 제어 장치는 제1도에 도시된 바와 같이, 하나의 마스터(101)와 하나의 타켓(102)간에 연결된 로킹 신호(LOCK), 프레임 신호(FRAME), 어드레스(ADDR) 및 데이터(DATA)가 PCI 브릿지(105)에 접속되고 다른 하나의 마스터(103)와 다른 하나의 타켓(104)간에 연결된 로킹 신호(LOCK), 프레임 신호(FRAME), 어드레스(ADDR) 및 데이터(DATA)도 상기 PCI 브릿지(105)에 접속되도록 함으로써 PCI 버스를 이용하여 상호간에 조작을 수행하는 하나의 마스터와 타켓간의 어드레스, 데이터 및 제어 신호를 조절함에 의해 원활한 액세스가 이루어지도록 구성된다.
상기에서 프레임 신호(FRAME)는 기기를 인에이블시키는 신호이다.
상기에서 로킹 신호(LOCK)는 PCI 브릿지(105)에 의해 중재되어 하나의 마스터가 제어하게 된다.
이와같은 일반적인 기술의 동작 과정을 설명하면 다음과 같다.
만일, 마스터(101)가 로킹 신호(LOCK)의 제어권을 가지고 타켓(102)을 로킹하고 있다면 상기 마스터(101)는 PCI 버스의 사용권을 PCI 브릿지(105)로부터 인가받아 상기 타켓(102)를 액세스하는데, 상기 마스터(101)가 프레임 신호(FRAME)를 액티브시키면 로킹 신호(LOCK)를 계속 샘플링하고 있는 타켓(102)은 그 순간 로킹 신호(LOCK)가 수동(passive)인지를 확인한다.
이때, 로킹 신호(LOCK)가 수동으로서 다음 클럭(CLK1)의 상승 에지 이후에 로킹 신호(LOCK)가 액티브되면 타켓(102)은 현재 액세스하고 있는 마스터(101)에게 자신의 자료를 사용할 수 있도록 한다.
이에 따라, 어드레스(ADDR)와 데이터 신호(DATA)가 유효하게 되면 클럭(CLK3)의 상승 에지부터 마스터(101)는 타켓(102)을 액세스하게 된다.
상기와 같은 타이밍도는 제2도와 같다.
즉, 마스터(101)가 로킹 신호(LOCK)의 제어권을 가지고 타켓(102)에 록(Lock)을 걸어 놓았다면 그 타켓(102)의 자료(resource)는 상기 마스터(101)만이 액세스할 수 있으며 로킹 신호(LOCK)의 제어권이 없는 마스터(103)는 상기 타켓(102)을 액세스할 수 없게 된다.
그러나, 종래에는 로킹 신호의 액세스 시점이 어긋나는 경우 시스템이 오동작할 수 있는 문제점이 있다.
따라서, 본 발명은 종래의 기술을 개선하기 위하여 창안한 로킹 액세스 제어회로에 관한 것이다.
제3도는 본 발명 회로의 구성도로서 이에 도시한 바와 같이, 로킹 신호(LOCK)가 하강 에지로 액티브됨을 검출하여 1 클럭 크기의 펄스를 발생시키는 에지 검출부(210)와, 이 에지 검출부(210)에서 발생된 펄스 신호에 인에이블되어 액세스에 필요한 1 천이 주기의 펄스를 발생시키는 신호 변환부(220)와, 이 신호 변환부(220)의 출력에 인에이블되어 외부로부터의 어드레스(ADDR) 및 데이터(DATA)를 타켓(202)에 전송하는 래치(230)로 구성된다.
상기 에지 검출부(210)는 클럭(CLK)에 따라 로킹 신호(LOCK)를 래치하는 플립플롭(211)과, 이 플립플롭(211)의 반전 출력을 상기 클럭(CLK)에 따라 래치하는 플립플롭(212)과, 프레임 신호(FRAME)를 2 클럭동안 지연시키는 버퍼(213)와, 상기 플립플롭(211)(212)의 반전 출력 및 상기 버퍼(213)의 출력을 논리곱하여 1클럭 크기의 펄스를 출력하는 앤드 게이트(214)로 구성한다.
상기 버퍼(213)는 프레임 신호(FRAME)를 2 클럭동안 지연함에 의해 상기 프레임 신호(FRAME)가 액티브된 후 첫 번째 클럭(CLK1)이 아닌 그 이후의 클럭 에지에서 로킹 신호(LOCK)가 하이에서 로우로 천이하여 로킹된 기기인 타켓(202)이 인에이블됨으로써 액세스되는 것을 방지하는 기능을 수행하게 된다.
상기 신호 변환부(220)는 에지 검출부(210)의 1펄스 출력에 인에이블되어 전압(5V)을 래치하는 래치(221)와, 이 래치(221)의 출력을 1 천이 주기만큼 지연하여 상기 래치(221)를 클리어시키는 버퍼(222)로 구성된다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
먼저, 마스터(201)가 타켓(202)을 하드웨어적으로 로킹하고 있다면 제4도(a)와 같이 클럭(CLK)이 에지 검출부(210)에 입력되는 경우 로킹 신호(LOCK)는 제4도(b)와 같이 클럭(CLK1)에서 수동(passive) 상태이고 클럭(CKL2)에서 액티브 상태로 됨으로
버퍼(213)가 프레임 신호(FRAME)를 2 클럭(CLK) 지연하는 동안 플립플롭(211)이 클럭(CLK)에 따라 상기 로킹 신호(LOCK)를 래치하고 플립플롭(212)이 클럭(CLK)에 따라 상기 플립플롭(211)의 반전 출력을 래치하게 된다.
이에 따라, 앤드 게이트(214)는 플립플롭(211)(212)의 반전 출력과 버퍼(213)의 출력을 논리곱하여 로킹 신호(LOCK)가 하강 에지로 액티브됨을 검출함에 의해 제4도(c)와 같이 1클럭 크기의 펄스(Vp1)를 신호 변환부(220)에 입력시키게 된다.
이때, 클럭(CLK2)이 로우에서 하이로 액티브되는 순간에 에지 검출부(210)의 출력(Vp1)을 입력으로 하는 로우 신호 변환부(220)는 래치(221)가 그 입력 신호(Vp1)에 인에이블되어 전압(5V)을 래치하여 제4도(d)와 같은 1 천이 주기의 펄스(Vp2)를 발생시키게 되며, 이 펄스(Vp2)는 버퍼(222)에서 제4도(e)와 같이 1천이 크기만큼 지연하면서 상기 래치(221)의 출력(Vp2)을 1 천이동안 액티브 상태로 래치하게 된다.
이에 따라, 신호 변환부(220)의 출력(Vp2)에 인에이블된 래치(230)가 1 천이 크기동안 외부로부터의 어드레스(ADDR)와 데이터(DATA)를 래치함에 의해 유효한 값을 가지게 하여 타켓(202)에 전송함으로써 상기 타켓(202)과 로킹 신호(LOCK)의 제어권을 가진 마스터(201)와 데이터의 액세스가 이루어진다.
상기에서 상세히 설명한 바와 같이 본 발명은 로킹 신호의 액티브 시점을 정확히 검출하여 외부로부터의 어드레스 및 데이터를 유효화함으로써 오동작을 방지할 수 있는 효과가 있다.

Claims (3)

  1. PCI 버스 구조를 갖는 시스템에 있어서, 로킹 신호(LOCK)의 에지를 검출하여 펄스(Vp1)를 발생시키는 에지 검출 수단과, 이 에지 검출 수단의 출력(Vp1)에 인에이블되어 1 천이 주기의 펄스(Vp2)를 발생시키는 신호 변환 수단과, 이 신호 변환 수단의 출력(Vp2)에 인에이블되어 외부로부터의 어드레스(ADDR) 및 데이터(DATA)를 유효화시키는 래치 수단을 마스터와 타켓사이에 접속하여 구성한 것을 특징으로 하는 로킹 액세스 제어 회로.
  2. 제1항에 있어서, 에지 검출 수단은 클럭(CLK)에 따라 로킹 신호(LOCK)를 래치하는 플립플롭(211)과, 이 플립플롭(211)의 반전 출력을 상기 클럭(CLK)에 따라 래치하는 플립플롭(212)과, 프레임 신호(FRAME)를 2 클럭동안 지연시키는 버퍼(213)와, 상기 플립플롭(211)(212)의 반전 출력과 상기 버퍼(213)의 출력을 논리곱하여 펄스(Vp1)를 출력하는 앤드 게이트(214)로 구성한 것을 특징으로 하는 로킹 액세스 제어 회로.
  3. 제1항에 있어서, 신호 변환 수단은 에지 검출 수단의 1펄스 출력(Vp1)에 인에이블되어 전압(VCC)을 래치하는 래치(221)와, 이 래치(221)의 출력을 1 천이 주기만큼 지연하여 상기 래치(221)를 클리어시키는 버퍼(222)로 구성한 것을 특징으로 하는 로킹 액세스 제어 회로.
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