JP2003163583A - 非同期型ノイズフィルタ回路 - Google Patents
非同期型ノイズフィルタ回路Info
- Publication number
- JP2003163583A JP2003163583A JP2001358330A JP2001358330A JP2003163583A JP 2003163583 A JP2003163583 A JP 2003163583A JP 2001358330 A JP2001358330 A JP 2001358330A JP 2001358330 A JP2001358330 A JP 2001358330A JP 2003163583 A JP2003163583 A JP 2003163583A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- noise filter
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【課題】ノイズ信号のレベルが入力論理回路の閾値を越
える場合でも除去することができ、ＬＳＩ化により使用
部品点数の減少、システムボードの小型化を図り、コス
ト増加を抑制し得る非同期型ノイズフィルタ回路を提供
する。 【解決手段】ＬＳＩ内に形成される非同期型ノイズフィ
ルタ回路であって、フィルタ入力信号が遅延素子13によ
り遅延された遅延信号およびフィルタ入力信号が入力す
るナンド回路12と、遅延信号およびフィルタ入力信号が
入力するオア回路14と、ナンド回路の出力ノード／オア
回路の出力ノードがそれぞれ対応してセット入力ノード
Ｓ／リセット入力ノードＲに接続されるＲＳラッチ回路
15とを具備する。
える場合でも除去することができ、ＬＳＩ化により使用
部品点数の減少、システムボードの小型化を図り、コス
ト増加を抑制し得る非同期型ノイズフィルタ回路を提供
する。 【解決手段】ＬＳＩ内に形成される非同期型ノイズフィ
ルタ回路であって、フィルタ入力信号が遅延素子13によ
り遅延された遅延信号およびフィルタ入力信号が入力す
るナンド回路12と、遅延信号およびフィルタ入力信号が
入力するオア回路14と、ナンド回路の出力ノード／オア
回路の出力ノードがそれぞれ対応してセット入力ノード
Ｓ／リセット入力ノードＲに接続されるＲＳラッチ回路
15とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）に係り、特に非同期型ノイズフィルタ回路に
関するもので、例えばキー入力信号を取り扱う電子機器
に使用されるものである。
（ＬＳＩ）に係り、特に非同期型ノイズフィルタ回路に
関するもので、例えばキー入力信号を取り扱う電子機器
に使用されるものである。
【０００２】
【従来の技術】一般に、電子機器における例えばキー入
力信号のノイズパルス対策には、非同期型ノイズフィル
タ回路あるいは同期型ノイズフィルタ回路を用いる方法
がある。前者の非同期型ノイズフィルタ回路を用いる方
法としては、（１）ＣＲ積分回路を用いる方法、（２）
シュミットタイプ入力バッファ回路を用いる方法があ
る。また、後者の同期型ノイズフィルタ回路としては、
（３）キー入力信号のチャタリングの最長周期よりも長
い周期のクロック信号を用いて入力信号の同期をとるク
ロック・サンプリング回路を用いる方法がある。
力信号のノイズパルス対策には、非同期型ノイズフィル
タ回路あるいは同期型ノイズフィルタ回路を用いる方法
がある。前者の非同期型ノイズフィルタ回路を用いる方
法としては、（１）ＣＲ積分回路を用いる方法、（２）
シュミットタイプ入力バッファ回路を用いる方法があ
る。また、後者の同期型ノイズフィルタ回路としては、
（３）キー入力信号のチャタリングの最長周期よりも長
い周期のクロック信号を用いて入力信号の同期をとるク
ロック・サンプリング回路を用いる方法がある。
【０００３】前記（１）の方法は、電子機器の回路基板
（システムボード）上においてスイッチ信号生成部とＬ
ＳＩの入力端子との間にＣＲ積分回路を挿入するように
実装するので、電子機器の使用部品点数が増加し、コス
ト面、システムボードの小型化に支障がある。
（システムボード）上においてスイッチ信号生成部とＬ
ＳＩの入力端子との間にＣＲ積分回路を挿入するように
実装するので、電子機器の使用部品点数が増加し、コス
ト面、システムボードの小型化に支障がある。
【０００４】前記（２）の方法は、キー入力信号に混入
したノイズパルスが入力バッファ回路の閾値以下の場合
は除去可能であるが、閾値を越える場合は除去できな
い。
したノイズパルスが入力バッファ回路の閾値以下の場合
は除去可能であるが、閾値を越える場合は除去できな
い。
【０００５】前記（３）の方法は、クロック同期信号を
必要とするので、クロック信号を用いない非同期型回路
には適用できない。
必要とするので、クロック信号を用いない非同期型回路
には適用できない。
【０００６】
【発明が解決しようとする課題】上記したように従来の
ＣＲ積分回路を用いた非同期型ノイズフィルタ回路は、
使用部品点数が増加し、コスト面、システムボードの小
型化に支障があるという問題がある。また、シュミット
タイプ入力バッファ回路を用いた非同期型ノイズフィル
タ回路は、ノイズ信号が入力バッファ回路の閾値を越え
る場合は除去できないという問題があった。
ＣＲ積分回路を用いた非同期型ノイズフィルタ回路は、
使用部品点数が増加し、コスト面、システムボードの小
型化に支障があるという問題がある。また、シュミット
タイプ入力バッファ回路を用いた非同期型ノイズフィル
タ回路は、ノイズ信号が入力バッファ回路の閾値を越え
る場合は除去できないという問題があった。
【０００７】本発明は上記の事情に鑑みてなされたもの
で、ノイズ信号のレベルが入力論理回路の閾値を越える
場合でも除去することができ、ＬＳＩ化により使用部品
点数の減少、システムボードの小型化を図り、コスト増
加を抑制し得る非同期型ノイズフィルタ回路を提供する
ことを目的とする。
で、ノイズ信号のレベルが入力論理回路の閾値を越える
場合でも除去することができ、ＬＳＩ化により使用部品
点数の減少、システムボードの小型化を図り、コスト増
加を抑制し得る非同期型ノイズフィルタ回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明の非同期型ノイズ
フィルタ回路は、フィルタ入力信号が遅延素子により遅
延された遅延信号および前記フィルタ入力信号が入力す
るナンド回路と、前記遅延信号および前記フィルタ入力
信号が入力するオア回路と、前記ナンド回路の出力ノー
ド／オア回路の出力ノードがそれぞれ対応してセット入
力ノードＳ／リセット入力ノードＲに接続されるＲＳラ
ッチ回路とを具備し、ＬＳＩ内に形成されたことを特徴
とする。
フィルタ回路は、フィルタ入力信号が遅延素子により遅
延された遅延信号および前記フィルタ入力信号が入力す
るナンド回路と、前記遅延信号および前記フィルタ入力
信号が入力するオア回路と、前記ナンド回路の出力ノー
ド／オア回路の出力ノードがそれぞれ対応してセット入
力ノードＳ／リセット入力ノードＲに接続されるＲＳラ
ッチ回路とを具備し、ＬＳＩ内に形成されたことを特徴
とする。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１０】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るＬＳＩに形成された非同期型ノイズフ
ィルタ回路10を示している。
の実施形態に係るＬＳＩに形成された非同期型ノイズフ
ィルタ回路10を示している。
【００１１】フィルタ入力ノード11は、二入力のナンド
回路12の一方の入力ノードに接続されるとともに遅延
（ディレイ）素子13もしくは遅延回路を経て前記ナンド
回路12の他方の入力ノードに接続される。上記遅延素子
13は、除去したいノイズパルスの最大幅に相当する遅延
量αを持ち、その出力ノードおよび前記フィルタ入力ノ
ードは、二入力のオア回路14の各入力ノードに接続され
る。
回路12の一方の入力ノードに接続されるとともに遅延
（ディレイ）素子13もしくは遅延回路を経て前記ナンド
回路12の他方の入力ノードに接続される。上記遅延素子
13は、除去したいノイズパルスの最大幅に相当する遅延
量αを持ち、その出力ノードおよび前記フィルタ入力ノ
ードは、二入力のオア回路14の各入力ノードに接続され
る。
【００１２】上記ナンド回路12の出力ノード／オア回路
14の出力ノードは、２個の二入力ナンド回路が交差接続
されてなるＲＳラッチ回路15のセット入力ノードＳ／リ
セット入力ノードＲにそれぞれ対応して接続される。
14の出力ノードは、２個の二入力ナンド回路が交差接続
されてなるＲＳラッチ回路15のセット入力ノードＳ／リ
セット入力ノードＲにそれぞれ対応して接続される。
【００１３】上記ＲＳラッチ回路15の出力ノードＱは、
インバータ回路16および出力バッファ回路17を経てフィ
ルタ出力ノード18に接続されている。
インバータ回路16および出力バッファ回路17を経てフィ
ルタ出力ノード18に接続されている。
【００１４】なお、上記したような非同期型ノイズフィ
ルタ回路10の構成要素をＣＡＤのマクロセルとして予め
登録しておくことにより、その設計に際して容易にな
る。
ルタ回路10の構成要素をＣＡＤのマクロセルとして予め
登録しておくことにより、その設計に際して容易にな
る。
【００１５】図２は、図１の非同期型ノイズフィルタ回
路の動作例を示すタイミング波形図である。
路の動作例を示すタイミング波形図である。
【００１６】図示のような入力パルス信号INがフィルタ
入力ノードに入力した場合、遅延素子13の出力ノードに
は図示のように遅延パルス信号が出力する。そして、ナ
ンド回路12で入力パルス信号INと遅延パルス信号のナン
ド処理が行われてそのナンド出力の"L" レベルによりＲ
Ｓラッチ回路15がセットされ、また、オア回路14で入力
パルス信号INと遅延パルス信号のオア処理が行われてそ
のオア出力の"L" レベルによりＲＳラッチ回路15がリセ
ットされる。
入力ノードに入力した場合、遅延素子13の出力ノードに
は図示のように遅延パルス信号が出力する。そして、ナ
ンド回路12で入力パルス信号INと遅延パルス信号のナン
ド処理が行われてそのナンド出力の"L" レベルによりＲ
Ｓラッチ回路15がセットされ、また、オア回路14で入力
パルス信号INと遅延パルス信号のオア処理が行われてそ
のオア出力の"L" レベルによりＲＳラッチ回路15がリセ
ットされる。
【００１７】これにより、ＲＳラッチ回路15の出力ノー
ドＱには入力パルス信号INより遅延量αだけ遅れた反転
パルス信号が出力し、この信号がインバータ回路16、出
力バッファ回路17を経てフィルタ出力ノード18の出力信
号OUT になる。
ドＱには入力パルス信号INより遅延量αだけ遅れた反転
パルス信号が出力し、この信号がインバータ回路16、出
力バッファ回路17を経てフィルタ出力ノード18の出力信
号OUT になる。
【００１８】上記動作に際して、図示のように入力パル
ス信号IN中に立上がり方向のノイズパルスおよび立下が
り方向のノイズパルス（それぞれのパルス幅はα以下）
が混入したと仮定する。
ス信号IN中に立上がり方向のノイズパルスおよび立下が
り方向のノイズパルス（それぞれのパルス幅はα以下）
が混入したと仮定する。
【００１９】入力パルス信号INと遅延パルス信号がナン
ド回路12でナンド処理が行われると、ナンド出力には、
前記立上がり方向のノイズパルスに対応するパルスは出
現せず、前記立下がり方向のノイズパルスに対応するパ
ルスおよびその遅延パルスが出現する。しかし、このよ
うに出現するパルスは、遅延パルス信号の立上がりによ
ってＲＳラッチ回路15がセットされた期間中に出現する
ので、誤動作をまねくことはない。
ド回路12でナンド処理が行われると、ナンド出力には、
前記立上がり方向のノイズパルスに対応するパルスは出
現せず、前記立下がり方向のノイズパルスに対応するパ
ルスおよびその遅延パルスが出現する。しかし、このよ
うに出現するパルスは、遅延パルス信号の立上がりによ
ってＲＳラッチ回路15がセットされた期間中に出現する
ので、誤動作をまねくことはない。
【００２０】これに対して、入力パルス信号INと遅延パ
ルス信号がオア回路14でオア処理が行われると、オア出
力には、前記立下がり方向のノイズパルスに対応するパ
ルスは出現せず、前記立上がり方向のノイズパルスに対
応するパルスおよびその遅延パルスが出現する。しか
し、このように出現するパルスは、ＲＳラッチ回路15の
リセット状態の期間中に出現するので、誤動作をまねく
ことはない。
ルス信号がオア回路14でオア処理が行われると、オア出
力には、前記立下がり方向のノイズパルスに対応するパ
ルスは出現せず、前記立上がり方向のノイズパルスに対
応するパルスおよびその遅延パルスが出現する。しか
し、このように出現するパルスは、ＲＳラッチ回路15の
リセット状態の期間中に出現するので、誤動作をまねく
ことはない。
【００２１】図１の非同期型ノイズフィルタ回路によれ
ば、クロック同期信号を必要とすることなく、入力パル
ス信号IN中に立上がり方向のノイズパルスおよび立下が
り方向のノイズパルスに対するフィルタ効果を有するの
で、また、ノイズパルス信号のレベルが論理回路（ＲＳ
ラッチ回路15）の閾値を越える場合でも、前記したよう
な論理処理によりノイズパルスを確実に除去することが
できる。
ば、クロック同期信号を必要とすることなく、入力パル
ス信号IN中に立上がり方向のノイズパルスおよび立下が
り方向のノイズパルスに対するフィルタ効果を有するの
で、また、ノイズパルス信号のレベルが論理回路（ＲＳ
ラッチ回路15）の閾値を越える場合でも、前記したよう
な論理処理によりノイズパルスを確実に除去することが
できる。
【００２２】したがって、入力パルス信号IN中に立上が
り方向のノイズパルスのみに対してフィルタ効果を有す
るフィルタ回路と立下がり方向のノイズパルスのみに対
してフィルタ効果を有するフィルタ回路とを個別に形成
する場合と比べて、回路構成の簡素化を実現することが
できる。
り方向のノイズパルスのみに対してフィルタ効果を有す
るフィルタ回路と立下がり方向のノイズパルスのみに対
してフィルタ効果を有するフィルタ回路とを個別に形成
する場合と比べて、回路構成の簡素化を実現することが
できる。
【００２３】しかも、ＬＳＩ化されており、その内部で
ノイズ対策を行うことが可能になるので、電気機器で使
用する際にシステムボード上の使用部品点数の減少およ
びシステムボード面積の小型化を図り、コスト増加を抑
制することができる。
ノイズ対策を行うことが可能になるので、電気機器で使
用する際にシステムボード上の使用部品点数の減少およ
びシステムボード面積の小型化を図り、コスト増加を抑
制することができる。
【００２４】＜第１の実施形態の変形例＞図１の非同期
型ノイズフィルタ回路において、ＲＳラッチ回路15の前
段のナンド回路12およびオア回路14をそれぞれリセット
信号によりゲート制御するように変更することにより、
リセット信号により非同期型ノイズフィルタ回路の出力
を初期化することが可能になる。
型ノイズフィルタ回路において、ＲＳラッチ回路15の前
段のナンド回路12およびオア回路14をそれぞれリセット
信号によりゲート制御するように変更することにより、
リセット信号により非同期型ノイズフィルタ回路の出力
を初期化することが可能になる。
【００２５】＜第２の実施形態＞図３は、本発明の第２
の実施形態に係るＬＳＩにおける非同期型ノイズフィル
タ回路の使用例を示している。
の実施形態に係るＬＳＩにおける非同期型ノイズフィル
タ回路の使用例を示している。
【００２６】このＬＳＩにおいては、複数の信号入力端
子に対応して接続されている入力バッファ回路31の各出
力側にそれぞれ前記したような第１の実施形態あるいは
その変形例に係る非同期型ノイズフィルタ回路（FILTE
R）10を挿入している。そして、各フィルタ出力を論理
回路32に入力し、この論理回路32の出力を出力バッファ
回路33を介して複数の信号出力端子34に出力している。
子に対応して接続されている入力バッファ回路31の各出
力側にそれぞれ前記したような第１の実施形態あるいは
その変形例に係る非同期型ノイズフィルタ回路（FILTE
R）10を挿入している。そして、各フィルタ出力を論理
回路32に入力し、この論理回路32の出力を出力バッファ
回路33を介して複数の信号出力端子34に出力している。
【００２７】図３のＬＳＩによれば、入力信号を非同期
型ノイズフィルタ回路10で整形して論理回路32に入力す
るので、ＬＳＩ内部のインターフェースノイズを除去す
ることができ、論理回路32の誤動作を確実に回避するこ
とができる。
型ノイズフィルタ回路10で整形して論理回路32に入力す
るので、ＬＳＩ内部のインターフェースノイズを除去す
ることができ、論理回路32の誤動作を確実に回避するこ
とができる。
【００２８】＜第３の実施形態＞図４は、本発明の第３
の実施形態に係るＬＳＩにおいて非同期型ノイズフィル
タ回路を使用してハザードをキャンセルする回路例を示
している。
の実施形態に係るＬＳＩにおいて非同期型ノイズフィル
タ回路を使用してハザードをキャンセルする回路例を示
している。
【００２９】このＬＳＩにおいては、それぞれ複数の信
号が入力する２個の組み合わせ回路41とレジスタ回路
（Flip Flop 回路）42のクロック入力端子CK及びリセッ
ト／セット入力端子（CD/SD）との間にそれぞれ前記し
たような第１の実施形態あるいはその変形例に係る非同
期型ノイズフィルタ回路（FILTER）10を挿入している。
号が入力する２個の組み合わせ回路41とレジスタ回路
（Flip Flop 回路）42のクロック入力端子CK及びリセッ
ト／セット入力端子（CD/SD）との間にそれぞれ前記し
たような第１の実施形態あるいはその変形例に係る非同
期型ノイズフィルタ回路（FILTER）10を挿入している。
【００３０】組み合わせ回路41の出力をレジスタ回路42
の入力に直結すると、組み合わせ回路41から発生するハ
ザードによってレジスタ回路42が誤動作するおそれがあ
るが、図４のＬＳＩによれば、組み合わせ回路41から発
生するハザードを非同期型ノイズフィルタ回路10で除去
してレジスタ回路42に入力するので、ハザードによるレ
ジスタ回路42の誤動作を確実に回避することができる。
の入力に直結すると、組み合わせ回路41から発生するハ
ザードによってレジスタ回路42が誤動作するおそれがあ
るが、図４のＬＳＩによれば、組み合わせ回路41から発
生するハザードを非同期型ノイズフィルタ回路10で除去
してレジスタ回路42に入力するので、ハザードによるレ
ジスタ回路42の誤動作を確実に回避することができる。
【００３１】
【発明の効果】上述したように本発明の半導体集積回路
によれば、ノイズ信号のレベルが入力論理回路の閾値を
越える場合でも除去することができ、ＬＳＩ化により使
用部品点数の減少、システムボードの小型化を図り、コ
スト増加を抑制し得る非同期型ノイズフィルタ回路を提
供することができる。
によれば、ノイズ信号のレベルが入力論理回路の閾値を
越える場合でも除去することができ、ＬＳＩ化により使
用部品点数の減少、システムボードの小型化を図り、コ
スト増加を抑制し得る非同期型ノイズフィルタ回路を提
供することができる。
【図１】本発明の第１の実施形態に係るＬＳＩに形成さ
れた非同期型ノイズフィルタ回路を示す回路図。
れた非同期型ノイズフィルタ回路を示す回路図。
【図２】図１の非同期型ノイズフィルタ回路の動作例を
示すタイミング波形図。
示すタイミング波形図。
【図３】本発明の第２の実施形態に係るＬＳＩにおける
非同期型ノイズフィルタ回路の使用例を示す回路図。
非同期型ノイズフィルタ回路の使用例を示す回路図。
【図４】本発明の第３の実施形態に係るＬＳＩにおいて
非同期型ノイズフィルタ回路を使用してハザードをキャ
ンセルする例を示す回路図。
非同期型ノイズフィルタ回路を使用してハザードをキャ
ンセルする例を示す回路図。
10…非同期型ノイズフィルタ回路、
11…フィルタ入力ノード、
12…ナンド回路、
13…遅延素子（もしくは遅延回路）、
14…オア回路、
15…ＲＳラッチ回路、
16…インバータ回路、
17…出力バッファ回路、
18…フィルタ出力ノード。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 名取 親司
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
(72)発明者 炭口 満
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
Ｆターム(参考） 5J039 BB04 KK05 KK10 KK13 MM00
NN00
5J098 AA01 AB21 AB36 AC04 AC27
AD11 AD25 BA07 CA01 FA01
Claims (4)
- 【請求項１】 フィルタ入力信号が遅延素子により遅延
された遅延信号および前記フィルタ入力信号が入力する
ナンド回路と、 前記遅延信号および前記フィルタ入力信号が入力するオ
ア回路と、 前記ナンド回路の出力ノード／オア回路の出力ノードが
それぞれ対応してセット入力ノードＳ／リセット入力ノ
ードＲに接続されるＲＳラッチ回路とを具備し、半導体
集積回路内に形成されたことを特徴とする非同期型ノイ
ズフィルタ回路。 - 【請求項２】 前記遅延素子は、除去したいノイズパル
スの最大幅に相当する遅延量αを持つことを特徴とする
請求項１記載の非同期型ノイズフィルタ回路。 - 【請求項３】 前記非同期型ノイズフィルタ回路は、 前記半導体集積回路内において複数の信号入力端子に対
応して接続されている入力バッファ回路の各出力側にそ
れぞれ挿入されていることを特徴とする請求項１または
２記載の非同期型ノイズフィルタ回路。 - 【請求項４】 前記非同期型ノイズフィルタ回路は、 前記半導体集積回路内において複数の信号が入力する組
み合わせ回路とレジスタ回路の入力端子との間に挿入さ
れていることを特徴とする請求項１または２記載の非同
期型ノイズフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358330A JP2003163583A (ja) | 2001-11-22 | 2001-11-22 | 非同期型ノイズフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358330A JP2003163583A (ja) | 2001-11-22 | 2001-11-22 | 非同期型ノイズフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003163583A true JP2003163583A (ja) | 2003-06-06 |
Family
ID=19169526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358330A Withdrawn JP2003163583A (ja) | 2001-11-22 | 2001-11-22 | 非同期型ノイズフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003163583A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124380A (ja) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | ノイズリダクション回路、および電子機器 |
| US7839180B2 (en) | 2007-11-15 | 2010-11-23 | Seiko Epson Corporation | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
| US7872491B2 (en) | 2007-12-14 | 2011-01-18 | Seiko Epson Corporation | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, and electronic instrument |
| JP2012029067A (ja) * | 2010-07-23 | 2012-02-09 | Seiko Epson Corp | ノイズ除去装置 |
| JP2016063406A (ja) * | 2014-09-18 | 2016-04-25 | 株式会社デンソーウェーブ | デジタルフィルタ装置 |
| WO2019239984A1 (ja) | 2018-06-15 | 2019-12-19 | 三菱重工業株式会社 | 半導体装置 |
-
2001
- 2001-11-22 JP JP2001358330A patent/JP2003163583A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124380A (ja) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | ノイズリダクション回路、および電子機器 |
| US7839180B2 (en) | 2007-11-15 | 2010-11-23 | Seiko Epson Corporation | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
| US7872491B2 (en) | 2007-12-14 | 2011-01-18 | Seiko Epson Corporation | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, and electronic instrument |
| JP2012029067A (ja) * | 2010-07-23 | 2012-02-09 | Seiko Epson Corp | ノイズ除去装置 |
| JP2016063406A (ja) * | 2014-09-18 | 2016-04-25 | 株式会社デンソーウェーブ | デジタルフィルタ装置 |
| WO2019239984A1 (ja) | 2018-06-15 | 2019-12-19 | 三菱重工業株式会社 | 半導体装置 |
| US11115035B2 (en) | 2018-06-15 | 2021-09-07 | Mitsubishi Heavy Industries, Ltd. | Semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3587248B2 (ja) | スキャン用フリップフロップ | |
| US5539337A (en) | Clock noise filter for integrated circuits | |
| JP2002208844A (ja) | グリッチ除去回路 | |
| US5128970A (en) | Non-return to zero synchronizer | |
| US5760612A (en) | Inertial delay circuit for eliminating glitches on a signal line | |
| EP1434122A2 (en) | Apparatus and method for regenerating reset and clock signals and high-speed digital system incorporating the same | |
| JPH0758609A (ja) | グリッチ抑制回路及び方法 | |
| US6414540B2 (en) | Input filter stage for a data stream, and method for filtering a data stream | |
| JP2003163583A (ja) | 非同期型ノイズフィルタ回路 | |
| US4716318A (en) | Low pass filter formed in an integrated circuit | |
| JP2005348408A (ja) | 集積回路のリセット回路要素 | |
| US6348828B1 (en) | Clock enable circuit for use in a high speed reprogrammable delay line incorporating glitchless enable/disable functionality | |
| JP2000134070A (ja) | ノイズ除去回路 | |
| JPH0832420A (ja) | ノイズフィルタ装置 | |
| KR0167202B1 (ko) | 피엘씨 인터럽트 모듈의 노이즈 제거장치 | |
| JP3626343B2 (ja) | 半導体集積回路装置 | |
| JP2000261310A (ja) | 非同期信号の同期化回路および半導体集積回路 | |
| JP3655812B2 (ja) | デコード回路、デコード方法およびタイミングパルス生成回路 | |
| JP3052914B2 (ja) | Ｌｓｉの入力回路およびデジタル電子装置 | |
| JPH0449409A (ja) | パラレルインターフエイス用雑音防止回路 | |
| JPS6359212A (ja) | ラツチ回路 | |
| JP2006121247A (ja) | 信号伝送システム及びそれに用いる信号波形変換回路並びに信号波形復元回路 | |
| CN115642900A (zh) | 一种时钟保护电路及时钟芯片 | |
| JPH0195315A (ja) | バス制御方式 | |
| JP2000049577A (ja) | ノイズフィルタおよび半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |