JPH0832420A - ノイズフィルタ装置 - Google Patents
ノイズフィルタ装置Info
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- JPH0832420A JPH0832420A JP6163630A JP16363094A JPH0832420A JP H0832420 A JPH0832420 A JP H0832420A JP 6163630 A JP6163630 A JP 6163630A JP 16363094 A JP16363094 A JP 16363094A JP H0832420 A JPH0832420 A JP H0832420A
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Abstract
(57)【要約】
【目的】 ノイズ除去を高精度に行うことができ、且つ
簡単な回路構成で“Ｈ”レベル及び“Ｌ”レベルの両方
に対してノイズの除去を行うことができるノイズフィル
タ装置を提供する。 【構成】 入力データをクロックに同期して次段側へシ
フトするシフトジスタを有し、前記入力データに含まれ
たノイズを除去して出力するノイズフィルタ装置におい
て、前記シフトレジスタの出力側に接続され、前記クロ
ックに同期して該シフトレジスタの出力を送出する遅延
型フリップフロップを備え、前記遅延型フリップフロッ
プの出力データと前記シフトレジスタの入力データとが
一致したときに、前記シフトレジスタの出力を所定の論
理レベルに固定するように構成にしたものである。
簡単な回路構成で“Ｈ”レベル及び“Ｌ”レベルの両方
に対してノイズの除去を行うことができるノイズフィル
タ装置を提供する。 【構成】 入力データをクロックに同期して次段側へシ
フトするシフトジスタを有し、前記入力データに含まれ
たノイズを除去して出力するノイズフィルタ装置におい
て、前記シフトレジスタの出力側に接続され、前記クロ
ックに同期して該シフトレジスタの出力を送出する遅延
型フリップフロップを備え、前記遅延型フリップフロッ
プの出力データと前記シフトレジスタの入力データとが
一致したときに、前記シフトレジスタの出力を所定の論
理レベルに固定するように構成にしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、入力データに含まれた
ノイズを除去して出力するノイズフィルタ装置に関す
る。
ノイズを除去して出力するノイズフィルタ装置に関す
る。
【０００２】
【従来の技術】従来、この種の分野の技術としては例え
ば図５に示すようなものがあった。以下、その構成及び
動作を説明する。
ば図５に示すようなものがあった。以下、その構成及び
動作を説明する。
【０００３】図５は、従来のノイズフィルタ装置の一構
成例を示す回路図である。
成例を示す回路図である。
【０００４】このノイズフィルタ装置は、２段の遅延型
フリップフロップ（以下、単にＤ・ＦＦという）１０
１，１０２からなるシフトレジスタと、その各段の出力
のアンドをとって出力データＯＵＴを送出するＡＮＤゲ
ート１０３とで構成されている。前記シフトレジスタ
は、初段のＤ・ＦＦ１０１に入力された入力データＩＮ
をサンプリングクロックＣＫに同期して次段のＤ・ＦＦ
１０２へシフトする機能を有し、また各Ｄ・ＦＦ１０
１，１０２にはリセット信号ＣＬが供給されるようにな
っている。
フリップフロップ（以下、単にＤ・ＦＦという）１０
１，１０２からなるシフトレジスタと、その各段の出力
のアンドをとって出力データＯＵＴを送出するＡＮＤゲ
ート１０３とで構成されている。前記シフトレジスタ
は、初段のＤ・ＦＦ１０１に入力された入力データＩＮ
をサンプリングクロックＣＫに同期して次段のＤ・ＦＦ
１０２へシフトする機能を有し、また各Ｄ・ＦＦ１０
１，１０２にはリセット信号ＣＬが供給されるようにな
っている。
【０００５】このノイズフィルタ装置によれば、図６の
タイムチャートに示すように、時刻ｔ１では、入力デー
タＩＮは“Ｈ”レベルであるので、Ｄ・ＦＦ１０１の出
力Ｑは“Ｈ”レベルとなり、この“Ｈ”レベルのデータ
が次段のＤ・ＦＦ１０２に入力される。この“Ｈ”レベ
ルのデータは１クロック後の時刻ｔ２にＤ・ＦＦ１０２
の出力Ｑに現れる。一方、この時刻ｔ２では、入力デー
タＩＮが“Ｌ”レベルとなっているので、Ｄ・ＦＦ１０
１の出力Ｑは“Ｌ”レベルとなり、出力データＯＵＴは
“Ｌ”レベルのままである。
タイムチャートに示すように、時刻ｔ１では、入力デー
タＩＮは“Ｈ”レベルであるので、Ｄ・ＦＦ１０１の出
力Ｑは“Ｈ”レベルとなり、この“Ｈ”レベルのデータ
が次段のＤ・ＦＦ１０２に入力される。この“Ｈ”レベ
ルのデータは１クロック後の時刻ｔ２にＤ・ＦＦ１０２
の出力Ｑに現れる。一方、この時刻ｔ２では、入力デー
タＩＮが“Ｌ”レベルとなっているので、Ｄ・ＦＦ１０
１の出力Ｑは“Ｌ”レベルとなり、出力データＯＵＴは
“Ｌ”レベルのままである。
【０００６】その後の時刻ｔ３では、入力データＩＮが
“Ｈ”レベルとなっているので、Ｄ・ＦＦ１０１の出力
Ｑは“Ｈ”レベルとなるが、この時はＤ・ＦＦ１０２の
出力Ｑは“Ｌ”レベルであるので、出力データＯＵＴは
“Ｌ”レベルのままである。
“Ｈ”レベルとなっているので、Ｄ・ＦＦ１０１の出力
Ｑは“Ｈ”レベルとなるが、この時はＤ・ＦＦ１０２の
出力Ｑは“Ｌ”レベルであるので、出力データＯＵＴは
“Ｌ”レベルのままである。
【０００７】時刻ｔ４に至ると、入力データＩＮが
“Ｈ”レベルであるので、Ｄ・ＦＦ１０１の出力Ｑは
“Ｈ”レベルであり、この時はＤ・ＦＦ１０２の出力Ｑ
も“Ｈ”レベルであるため、出力データＯＵＴは“Ｈ”
レベルを出力する。
“Ｈ”レベルであるので、Ｄ・ＦＦ１０１の出力Ｑは
“Ｈ”レベルであり、この時はＤ・ＦＦ１０２の出力Ｑ
も“Ｈ”レベルであるため、出力データＯＵＴは“Ｈ”
レベルを出力する。
【０００８】このように、上記従来の回路では、シフト
レジスタの段数分以上のサンプリングクロックＣＫの立
上りをまたがないデータＩＮ（図６のＰ１）が入力され
た場合はノイズの見做されて出力ＯＵＴに伝搬されず、
シフトレジスタの段数分以上のサンプリングクロックＣ
Ｋの立上りをまたぐデータＰ２のみが出力ＯＵＴに伝搬
される、といったフィルタ機能を有している。
レジスタの段数分以上のサンプリングクロックＣＫの立
上りをまたがないデータＩＮ（図６のＰ１）が入力され
た場合はノイズの見做されて出力ＯＵＴに伝搬されず、
シフトレジスタの段数分以上のサンプリングクロックＣ
Ｋの立上りをまたぐデータＰ２のみが出力ＯＵＴに伝搬
される、といったフィルタ機能を有している。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の回路では次のような問題点があった。
来の回路では次のような問題点があった。
【００１０】（１）図７に示すようなノイズ信号、つま
りクロックＣＫの立上り時には“Ｈ”レベルにあるが、
次のクロックが立上る前に“Ｌ”レベルへ変化するノイ
ズ信号が入力データＩＮとして入力された場合、正常な
データとして出力データＯＵＴに伝搬してしまい、上述
のフィルタ機能を果たすことができない。
りクロックＣＫの立上り時には“Ｈ”レベルにあるが、
次のクロックが立上る前に“Ｌ”レベルへ変化するノイ
ズ信号が入力データＩＮとして入力された場合、正常な
データとして出力データＯＵＴに伝搬してしまい、上述
のフィルタ機能を果たすことができない。
【００１１】（２）図８に示すような“Ｌ”レベルのノ
イズが入力された場合は、出力データＯＵＴが“Ｌ”レ
ベルに変化してしまうので、“Ｌ”レベルのノイズを除
去することはできない。この問題を解決するためには、
図５に示すＡＮＤゲート１０３をＯＲゲート１０４に置
き換えた図９の示す回路を別に設ける必要となる。この
回路によれば、図１０のタイムチャートに示すような動
作を行い、“Ｌ”レベルのノイズを除去することができ
る。従って、“Ｈ”レベル及び“Ｌ”レベルの両方に対
してノイズの除去を行う場合は、図５と図９に示す回路
を組みあらせる必要があり、回路が複雑となる。
イズが入力された場合は、出力データＯＵＴが“Ｌ”レ
ベルに変化してしまうので、“Ｌ”レベルのノイズを除
去することはできない。この問題を解決するためには、
図５に示すＡＮＤゲート１０３をＯＲゲート１０４に置
き換えた図９の示す回路を別に設ける必要となる。この
回路によれば、図１０のタイムチャートに示すような動
作を行い、“Ｌ”レベルのノイズを除去することができ
る。従って、“Ｈ”レベル及び“Ｌ”レベルの両方に対
してノイズの除去を行う場合は、図５と図９に示す回路
を組みあらせる必要があり、回路が複雑となる。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ノイズ除去を
高精度に行うことができるノイズフィルタ装置を提供す
ることである。またその他の目的は、簡単な回路構成で
“Ｈ”レベル及び“Ｌ”レベルの両方に対してノイズの
除去を高精度に行うことができるノイズフィルタ装置を
提供することである。
するためになされたもので、その目的は、ノイズ除去を
高精度に行うことができるノイズフィルタ装置を提供す
ることである。またその他の目的は、簡単な回路構成で
“Ｈ”レベル及び“Ｌ”レベルの両方に対してノイズの
除去を高精度に行うことができるノイズフィルタ装置を
提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、第１の本発明の特徴は、入力データをクロックに同
期して次段側へシフトするシフトジスタを有し、前記入
力データに含まれたノイズを除去して出力するノイズフ
ィルタ装置において、前記シフトレジスタの出力側に接
続され、前記クロックに同期して該シフトレジスタの出
力を送出する遅延型フリップフロップを備え、前記遅延
型フリップフロップの出力データと前記入力データとが
一致したときに、前記シフトレジスタの出力を所定の論
理レベルに固定するように構成にしたことにある。
に、第１の本発明の特徴は、入力データをクロックに同
期して次段側へシフトするシフトジスタを有し、前記入
力データに含まれたノイズを除去して出力するノイズフ
ィルタ装置において、前記シフトレジスタの出力側に接
続され、前記クロックに同期して該シフトレジスタの出
力を送出する遅延型フリップフロップを備え、前記遅延
型フリップフロップの出力データと前記入力データとが
一致したときに、前記シフトレジスタの出力を所定の論
理レベルに固定するように構成にしたことにある。
【００１４】また、前記第１の発明において、前記シフ
トレジスタの出力を固定する時の前記所定の論理レベル
は、前記遅延型フリップフロップの出力データ及び前記
入力データの論理レベルと等しくすることが望ましい。
トレジスタの出力を固定する時の前記所定の論理レベル
は、前記遅延型フリップフロップの出力データ及び前記
入力データの論理レベルと等しくすることが望ましい。
【００１５】第２の発明の特徴は、入力データをクロッ
クに同期して次段側へシフトするシフトレジスタを有
し、前記入力データに含まれたノイズを除去して出力す
るノイズフィルタ装置において、前記シフトレジスタの
出力側に接続され、前記クロックに同期して該シフトレ
ジスタの出力データを送出する遅延型フリップフロップ
を備え、前記シフトレジスタは、前記遅延型フリップフ
ロップの出力データと前記入力データとに応じてプリセ
ットまたはリセットされる構成にしたことにある。
クに同期して次段側へシフトするシフトレジスタを有
し、前記入力データに含まれたノイズを除去して出力す
るノイズフィルタ装置において、前記シフトレジスタの
出力側に接続され、前記クロックに同期して該シフトレ
ジスタの出力データを送出する遅延型フリップフロップ
を備え、前記シフトレジスタは、前記遅延型フリップフ
ロップの出力データと前記入力データとに応じてプリセ
ットまたはリセットされる構成にしたことにある。
【００１６】第３の発明の特徴は、サンプリングクロッ
クが共通入力される複数段のフリップフロップで構成さ
れ、初段に入力される入力データを前記サンプリングク
ロックに同期して順次次段側へシフトするシフトレジス
タを有し、前記入力データに含まれたノイズを除去して
出力するノイズフィルタ装置において、前記シフトレジ
スタの出力側に接続され、前記サンプリングクロックに
同期して該シフトレジスタの出力データを送出する遅延
型フリップフロップと、前記遅延型フリップフロップの
出力データと前記入力データとの否定論理積をとる第１
の論理ゲートと、前記遅延型フリップフロップの出力デ
ータと前記入力データとの論理和をとる第２の論理ゲー
トとを備え、前記シフトレジスタの各フリップフロップ
は、前記第１の論理ゲートの出力でプリセットされ、前
記第２の論理ゲートの出力でリセットされる構成にした
ことにある。
クが共通入力される複数段のフリップフロップで構成さ
れ、初段に入力される入力データを前記サンプリングク
ロックに同期して順次次段側へシフトするシフトレジス
タを有し、前記入力データに含まれたノイズを除去して
出力するノイズフィルタ装置において、前記シフトレジ
スタの出力側に接続され、前記サンプリングクロックに
同期して該シフトレジスタの出力データを送出する遅延
型フリップフロップと、前記遅延型フリップフロップの
出力データと前記入力データとの否定論理積をとる第１
の論理ゲートと、前記遅延型フリップフロップの出力デ
ータと前記入力データとの論理和をとる第２の論理ゲー
トとを備え、前記シフトレジスタの各フリップフロップ
は、前記第１の論理ゲートの出力でプリセットされ、前
記第２の論理ゲートの出力でリセットされる構成にした
ことにある。
【００１７】前記第３の発明において、前記シフトレジ
スタの各フリップフロップを、遅延型フリップフロップ
で構成することが望ましい。
スタの各フリップフロップを、遅延型フリップフロップ
で構成することが望ましい。
【００１８】
【作用】上述の如き構成の本発明によれば、クロックの
立上り／立下りをＮ（：シフトレジスタの段数）個以上
に亘って連続するデータが入力データとしてシフトレジ
スタへ入力された場合は該データを有効データと見做し
て出力し、クロックの立上り／立下りをＮ個以上に亘っ
て連続しないデータがシフトレジスタへ入力された場合
は該データをノイズと見做して出力へ伝搬しないように
作用する。
立上り／立下りをＮ（：シフトレジスタの段数）個以上
に亘って連続するデータが入力データとしてシフトレジ
スタへ入力された場合は該データを有効データと見做し
て出力し、クロックの立上り／立下りをＮ個以上に亘っ
て連続しないデータがシフトレジスタへ入力された場合
は該データをノイズと見做して出力へ伝搬しないように
作用する。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係るノイズフィル
タ装置の回路図である。
する。図１は、本発明の第１実施例に係るノイズフィル
タ装置の回路図である。
【００２０】このノイズフィルタ装置は、Ｄ・ＦＦ１で
構成された１段のシフトレジスタを有し、その出力側に
はＤ・ＦＦ２が接続されている。これらＤ・ＦＦ１，２
は、サンプリングクロックＣＫに同期して動作を行うも
ので、それぞれ入力端子Ｄ及び出力端子Ｑを備えるほ
か、Ｄ・ＦＦ１にはリセット端子ＣＬ及びプリセット端
子ＰＲが設けられ、またＤ・ＦＦ２にはリセット端子Ｃ
Ｌが設けられている。
構成された１段のシフトレジスタを有し、その出力側に
はＤ・ＦＦ２が接続されている。これらＤ・ＦＦ１，２
は、サンプリングクロックＣＫに同期して動作を行うも
ので、それぞれ入力端子Ｄ及び出力端子Ｑを備えるほ
か、Ｄ・ＦＦ１にはリセット端子ＣＬ及びプリセット端
子ＰＲが設けられ、またＤ・ＦＦ２にはリセット端子Ｃ
Ｌが設けられている。
【００２１】そして、Ｄ・ＦＦ１のリセット端子ＣＬに
は、その入力端子Ｄに印加される入力データＩＮと、Ｄ
・ＦＦ２から出力される出力データＯＵＴとの論理和を
演算するＯＲゲート３の出力が供給され、また、Ｄ・Ｆ
Ｆ１のプリセット端子ＰＲには、その入力端子Ｄに印加
される入力データＩＮと、Ｄ・ＦＦ２から出力される出
力データＯＵＴとの否定論理積を演算するＮＡＮＤゲー
ト４の出力が供給される。さらに、Ｄ・ＦＦ２のリセッ
ト端子ＣＬにはリセット信号ＣＬが供給されるようにな
っている。
は、その入力端子Ｄに印加される入力データＩＮと、Ｄ
・ＦＦ２から出力される出力データＯＵＴとの論理和を
演算するＯＲゲート３の出力が供給され、また、Ｄ・Ｆ
Ｆ１のプリセット端子ＰＲには、その入力端子Ｄに印加
される入力データＩＮと、Ｄ・ＦＦ２から出力される出
力データＯＵＴとの否定論理積を演算するＮＡＮＤゲー
ト４の出力が供給される。さらに、Ｄ・ＦＦ２のリセッ
ト端子ＣＬにはリセット信号ＣＬが供給されるようにな
っている。
【００２２】本実施例では、サンプリングクロックＣＫ
の立上りをＮ（＝１：シフトレジスタの段数）＋２個以
上に亘ってまたぐデータが入力データＩＮとして入力さ
れた場合に、そのデータを有効データと見做し出力デー
タＯＵＴに伝搬し、サンプリングクロックの立上りをＮ
＋２個以上またがないデータが入力データＩＮとして入
力された場合には、そのデータを無効データ（ノイズ）
と見做して除去するように動作する。
の立上りをＮ（＝１：シフトレジスタの段数）＋２個以
上に亘ってまたぐデータが入力データＩＮとして入力さ
れた場合に、そのデータを有効データと見做し出力デー
タＯＵＴに伝搬し、サンプリングクロックの立上りをＮ
＋２個以上またがないデータが入力データＩＮとして入
力された場合には、そのデータを無効データ（ノイズ）
と見做して除去するように動作する。
【００２３】以下、本実施例の動作（Ａ），（Ｂ），
（Ｃ）について、図２及び図３のフローチャートを用い
て説明する。
（Ｃ）について、図２及び図３のフローチャートを用い
て説明する。
【００２４】（Ａ）有効データ入力時の動作 まず、出力データＯＵＴが“Ｌ”レベルの時に入力デー
タＩＮとして“Ｈ”レベルの有効データが入力される場
合は、次のような動作を行う。
タＩＮとして“Ｈ”レベルの有効データが入力される場
合は、次のような動作を行う。
【００２５】図２の時刻ｔ１１以前においては、入力デ
ータＩＮ及び出力データＯＵＴが共に“Ｌ”レベルであ
るため、ＯＲゲート３の出力が“Ｌ”レベルとなり、Ｄ
・ＦＦ１はリセットされ、Ｄ・ＦＦ１の出力Ｑは“Ｌ”
レベルに固定されている。
ータＩＮ及び出力データＯＵＴが共に“Ｌ”レベルであ
るため、ＯＲゲート３の出力が“Ｌ”レベルとなり、Ｄ
・ＦＦ１はリセットされ、Ｄ・ＦＦ１の出力Ｑは“Ｌ”
レベルに固定されている。
【００２６】時刻ｔ１１に至り、入力データＩＮが
“Ｌ”レベルから“Ｈ”レベルへ変化すると、ＯＲゲー
ト３の出力が“Ｈ”レベルとなり、Ｄ・ＦＦ１のリセッ
トが解除される。そして、次のサンプリングクロックＣ
Ｋの立上り時（時刻ｔ１２）を経過するタイミングでＤ
・ＦＦ１の出力Ｑは“Ｈ”レベルとなり、この“Ｈ”レ
ベルのデータはＤ・ＦＦ２へシフトされる。
“Ｌ”レベルから“Ｈ”レベルへ変化すると、ＯＲゲー
ト３の出力が“Ｈ”レベルとなり、Ｄ・ＦＦ１のリセッ
トが解除される。そして、次のサンプリングクロックＣ
Ｋの立上り時（時刻ｔ１２）を経過するタイミングでＤ
・ＦＦ１の出力Ｑは“Ｈ”レベルとなり、この“Ｈ”レ
ベルのデータはＤ・ＦＦ２へシフトされる。
【００２７】この“Ｈ”レベルのデータは、更に次のサ
ンプリングクロックＣＫの立上り時刻ｔ１３を経過する
タイミングでＤ・ＦＦ２の出力Ｑ、つまり出力データＯ
ＵＴに現れる。入力データＩＮが“Ｈ”レベルの時に出
力データＯＵＴが“Ｈ”レベルになると、ＮＡＮＤゲー
ト４の出力が“Ｌ”レベルとなるので、Ｄ・ＦＦ１はプ
リセットされ、出力データＯＵＴは“Ｈ”レベルに固定
される。
ンプリングクロックＣＫの立上り時刻ｔ１３を経過する
タイミングでＤ・ＦＦ２の出力Ｑ、つまり出力データＯ
ＵＴに現れる。入力データＩＮが“Ｈ”レベルの時に出
力データＯＵＴが“Ｈ”レベルになると、ＮＡＮＤゲー
ト４の出力が“Ｌ”レベルとなるので、Ｄ・ＦＦ１はプ
リセットされ、出力データＯＵＴは“Ｈ”レベルに固定
される。
【００２８】また、出力データＯＵＴが“Ｈ”レベルの
状態の時に、入力データＩＮとして“Ｌ”レベルの有効
データが入力される場合は、上述の図２のタイムチャー
トにおいて、入力データＩＮ、Ｄ・ＦＦ１の出力Ｑ、及
び出力データＯＵＴの各論理レベルを反転した動作とな
る。すなわち、上記の入力データＩＮとして“Ｈ”レベ
ルの有効データが入力される場合は、リセット→“Ｈ”
データシフト→プリセットの順で動作したが、本例の
“Ｌ”レベルの有効データが入力される場合は、プリセ
ット→“Ｌ”データシフト→リセットの順で動作する。
状態の時に、入力データＩＮとして“Ｌ”レベルの有効
データが入力される場合は、上述の図２のタイムチャー
トにおいて、入力データＩＮ、Ｄ・ＦＦ１の出力Ｑ、及
び出力データＯＵＴの各論理レベルを反転した動作とな
る。すなわち、上記の入力データＩＮとして“Ｈ”レベ
ルの有効データが入力される場合は、リセット→“Ｈ”
データシフト→プリセットの順で動作したが、本例の
“Ｌ”レベルの有効データが入力される場合は、プリセ
ット→“Ｌ”データシフト→リセットの順で動作する。
【００２９】より具体的には、“Ｌ”レベルの入力デー
タＩＮが入力される前は、出力データＯＵＴ及び入力デ
ータＩＮは共に“Ｈ”レベルの状態であるので、Ｄ・Ｆ
Ｆ１はプリセットされて、出力データＯＵＴは“Ｈ”レ
ベルに固定されている。その後に入力データＩＮが
“Ｈ”レベルから“Ｌ”レベルへ変化したときＤ・ＦＦ
１のプリセットが解除され、次のサンプリングクロック
ＣＫの立上り時を経過するタイミングでＤ・ＦＦ１の
“Ｌ”レベルの出力ＱがＤ・ＦＦ２へシフトされる。
タＩＮが入力される前は、出力データＯＵＴ及び入力デ
ータＩＮは共に“Ｈ”レベルの状態であるので、Ｄ・Ｆ
Ｆ１はプリセットされて、出力データＯＵＴは“Ｈ”レ
ベルに固定されている。その後に入力データＩＮが
“Ｈ”レベルから“Ｌ”レベルへ変化したときＤ・ＦＦ
１のプリセットが解除され、次のサンプリングクロック
ＣＫの立上り時を経過するタイミングでＤ・ＦＦ１の
“Ｌ”レベルの出力ＱがＤ・ＦＦ２へシフトされる。
【００３０】この“Ｌ”レベルは、更に次のサンプリン
グクロックＣＫの立上り時を経過するタイミングで出力
データＯＵＴに現れる。このとき、入力データＩＮと出
力データＯＵＴは共に“Ｌ”レベルであるので、ＯＲゲ
ート３の出力が“Ｌ”レベルとなる結果、Ｄ・ＦＦ１は
リセットされ、出力データＯＵＴは“Ｌ”レベルに固定
される。
グクロックＣＫの立上り時を経過するタイミングで出力
データＯＵＴに現れる。このとき、入力データＩＮと出
力データＯＵＴは共に“Ｌ”レベルであるので、ＯＲゲ
ート３の出力が“Ｌ”レベルとなる結果、Ｄ・ＦＦ１は
リセットされ、出力データＯＵＴは“Ｌ”レベルに固定
される。
【００３１】（Ｂ）無効データ入力時の動作 出力データＯＵＴが“Ｌ”レベルの状態で、入力データ
ＩＮとして“Ｈ”レベルの無効データ（ノイズ）が入力
された場合は次のような動作を行う。
ＩＮとして“Ｈ”レベルの無効データ（ノイズ）が入力
された場合は次のような動作を行う。
【００３２】図３の時刻ｔ２１以前においては、入力デ
ータＩＮ及び出力データＯＵＴが共に“Ｌ”レベルであ
るため、ＯＲゲート３の出力が“Ｌ”レベルとなり、Ｄ
・ＦＦ１はリセットされ、Ｄ・ＦＦ１の出力Ｑは“Ｌ”
レベルとなっている。
ータＩＮ及び出力データＯＵＴが共に“Ｌ”レベルであ
るため、ＯＲゲート３の出力が“Ｌ”レベルとなり、Ｄ
・ＦＦ１はリセットされ、Ｄ・ＦＦ１の出力Ｑは“Ｌ”
レベルとなっている。
【００３３】時刻ｔ２１に至り、入力データＩＮが
“Ｌ”レベルから“Ｈ”レベルへ変化すると、ＯＲゲー
ト３の出力が“Ｈ”レベルとなり、Ｄ・ＦＦ１のリセッ
トが解除される。そして、次のサンプリングクロックＣ
Ｋの立上り時（時刻ｔ２２）を経過するタイミングでＤ
・ＦＦ１の出力Ｑは“Ｈ”レベルとなり、この“Ｈ”レ
ベルのデータはＤ・ＦＦ２へシフトされる。
“Ｌ”レベルから“Ｈ”レベルへ変化すると、ＯＲゲー
ト３の出力が“Ｈ”レベルとなり、Ｄ・ＦＦ１のリセッ
トが解除される。そして、次のサンプリングクロックＣ
Ｋの立上り時（時刻ｔ２２）を経過するタイミングでＤ
・ＦＦ１の出力Ｑは“Ｈ”レベルとなり、この“Ｈ”レ
ベルのデータはＤ・ＦＦ２へシフトされる。
【００３４】ところが、次のサンプリングクロックＣＫ
の立上り前の時刻ｔ２３に入力データＩＮが“Ｈ”レベ
ルから“Ｌ”レベルへ変化することにより、ＯＲゲート
３の出力は“Ｌ”レベルとなり、Ｄ・ＦＦ１は再びリセ
ットされ、Ｄ・ＦＦ２へシフトした“Ｈ”レベルデータ
がキャンセルされる。これによって、時刻ｔ２４のサン
プリングクロックＣＫの立上り時では、“Ｈ”レベルの
出力データＯＵＴが出力されない。
の立上り前の時刻ｔ２３に入力データＩＮが“Ｈ”レベ
ルから“Ｌ”レベルへ変化することにより、ＯＲゲート
３の出力は“Ｌ”レベルとなり、Ｄ・ＦＦ１は再びリセ
ットされ、Ｄ・ＦＦ２へシフトした“Ｈ”レベルデータ
がキャンセルされる。これによって、時刻ｔ２４のサン
プリングクロックＣＫの立上り時では、“Ｈ”レベルの
出力データＯＵＴが出力されない。
【００３５】これにより、前述した図７に示すようなノ
イズ信号も確実に除去することができる。
イズ信号も確実に除去することができる。
【００３６】また、出力データＯＵＴが“Ｈ”レベルの
状態で入力データＩＮとして“Ｌ”レベルの無効データ
が入力された場合は、上述の図３のタイムチャートにお
いて、入力データＩＮ、Ｄ・ＦＦ１の出力Ｑ、及び出力
データＯＵＴの各論理レベルを反転した動作となる。す
なわち、上記の入力データＩＮとして“Ｈ”レベルの無
効データが入力される場合は、リセット→“Ｈ”データ
シフト→リセットの順で動作したが、本例の“Ｌ”レベ
ルの無効データが入力される場合は、プリセット→
“Ｌ”データシフト→プリセットの順で動作する。
状態で入力データＩＮとして“Ｌ”レベルの無効データ
が入力された場合は、上述の図３のタイムチャートにお
いて、入力データＩＮ、Ｄ・ＦＦ１の出力Ｑ、及び出力
データＯＵＴの各論理レベルを反転した動作となる。す
なわち、上記の入力データＩＮとして“Ｈ”レベルの無
効データが入力される場合は、リセット→“Ｈ”データ
シフト→リセットの順で動作したが、本例の“Ｌ”レベ
ルの無効データが入力される場合は、プリセット→
“Ｌ”データシフト→プリセットの順で動作する。
【００３７】より具体的には、“Ｌ”レベルの入力デー
タＩＮが入力される前は、出力データＯＵＴ及び入力デ
ータＩＮは共に“Ｈ”レベルの状態であるので、Ｄ・Ｆ
Ｆ１はプリセットされて、出力データＯＵＴは“Ｈ”レ
ベルに固定されている。その後に入力データＩＮが
“Ｈ”レベルから“Ｌ”レベルへ変化したときＤ・ＦＦ
１のプリセットが解除され、次のサンプリングクロック
ＣＫの立上り時を経過するタイミングでＤ・ＦＦ１の
“Ｌ”レベルの出力ＱがＤ・ＦＦ２へシフトされる。
タＩＮが入力される前は、出力データＯＵＴ及び入力デ
ータＩＮは共に“Ｈ”レベルの状態であるので、Ｄ・Ｆ
Ｆ１はプリセットされて、出力データＯＵＴは“Ｈ”レ
ベルに固定されている。その後に入力データＩＮが
“Ｈ”レベルから“Ｌ”レベルへ変化したときＤ・ＦＦ
１のプリセットが解除され、次のサンプリングクロック
ＣＫの立上り時を経過するタイミングでＤ・ＦＦ１の
“Ｌ”レベルの出力ＱがＤ・ＦＦ２へシフトされる。
【００３８】ところが、次のサンプリングクロックＣＫ
の立上り前に入力データＩＮが“Ｌ”レベルから“Ｈ”
レベルへ変化することにより、ＮＯＲゲート４の出力は
“Ｌ”レベルとなり、Ｄ・ＦＦ１は再びプリセットさ
れ、Ｄ・ＦＦ２へシフトした“Ｌ”データがキャンセル
される。これによって、出力データＯＵＴには“Ｌ”レ
ベルの出力データＯＵＴが出力されない。
の立上り前に入力データＩＮが“Ｌ”レベルから“Ｈ”
レベルへ変化することにより、ＮＯＲゲート４の出力は
“Ｌ”レベルとなり、Ｄ・ＦＦ１は再びプリセットさ
れ、Ｄ・ＦＦ２へシフトした“Ｌ”データがキャンセル
される。これによって、出力データＯＵＴには“Ｌ”レ
ベルの出力データＯＵＴが出力されない。
【００３９】従って、前述した図８に示すようなノイズ
信号が入力されても、確実に除去することができる。
信号が入力されても、確実に除去することができる。
【００４０】このように本実施例によれば、前述した図
７及び図８に示すようなノイズ信号も確実に除去するこ
とができるほか、簡単な回路構成で、“Ｈ”レベル及び
“Ｌ”レベルの両方のノイズに対してフィルタ機能を果
たすことができる。
７及び図８に示すようなノイズ信号も確実に除去するこ
とができるほか、簡単な回路構成で、“Ｈ”レベル及び
“Ｌ”レベルの両方のノイズに対してフィルタ機能を果
たすことができる。
【００４１】図４は、本発明の第２実施例に係るノイズ
フィルタ装置の回路図である。
フィルタ装置の回路図である。
【００４２】本実施例は、上記第１実施例においてシフ
トレジスタを多段に構成にしたものであり、図１のＤ・
ＦＦ１に相当するＤ・ＦＦ１−１〜Ｄ・ＦＦ１−Ｎ-1，
Ｄ・ＦＦ１−Ｎと、ＯＲゲート３に相当するＯＲゲート
３−１〜ＯＲゲート３−Ｎ-1，ＯＲゲート３−Ｎと、Ｎ
ＡＮＤゲート４に相当するＮＡＮＤゲート４−１〜ＮＡ
ＮＤゲート４−Ｎ-1，ＮＡＮＤゲート４−Ｎとが設けら
れ、前記Ｄ・ＦＦ１−１〜Ｄ・ＦＦ１−Ｎで構成される
シフトレジスタの最終段の出力側には、Ｄ・ＦＦ２が接
続されている。
トレジスタを多段に構成にしたものであり、図１のＤ・
ＦＦ１に相当するＤ・ＦＦ１−１〜Ｄ・ＦＦ１−Ｎ-1，
Ｄ・ＦＦ１−Ｎと、ＯＲゲート３に相当するＯＲゲート
３−１〜ＯＲゲート３−Ｎ-1，ＯＲゲート３−Ｎと、Ｎ
ＡＮＤゲート４に相当するＮＡＮＤゲート４−１〜ＮＡ
ＮＤゲート４−Ｎ-1，ＮＡＮＤゲート４−Ｎとが設けら
れ、前記Ｄ・ＦＦ１−１〜Ｄ・ＦＦ１−Ｎで構成される
シフトレジスタの最終段の出力側には、Ｄ・ＦＦ２が接
続されている。
【００４３】このようにシフトレジスタを多段に構成し
たものであっても、上記第１実施例と同様に、サンプリ
ングクロックの立上りをＮ（＝シフトレジスタの段数）
＋２個以上に亘ってまたぐデータが入力データＩＮとし
て入力された場合に、そのデータを有効データと見做し
出力データＯＵＴに伝搬し、サンプリングクロックの立
上りをＮ＋２個以上またがないデータが入力データＩＮ
として入力された場合に、そのデータを無効データ（ノ
イズ）と見做して除去するように動作する。
たものであっても、上記第１実施例と同様に、サンプリ
ングクロックの立上りをＮ（＝シフトレジスタの段数）
＋２個以上に亘ってまたぐデータが入力データＩＮとし
て入力された場合に、そのデータを有効データと見做し
出力データＯＵＴに伝搬し、サンプリングクロックの立
上りをＮ＋２個以上またがないデータが入力データＩＮ
として入力された場合に、そのデータを無効データ（ノ
イズ）と見做して除去するように動作する。
【００４４】従ってシフトレジスタの段数を増やすこと
により、サンプリング精度を高めることが可能となる。
により、サンプリング精度を高めることが可能となる。
【００４５】なお、上記第１及び第２の実施例では、シ
フトレジスタにＤ−ＦＦを用いたので、その出力側に接
続されるＤ−ＦＦ２と同様にして製造することができ、
製造プロセスを簡単化することができる。
フトレジスタにＤ−ＦＦを用いたので、その出力側に接
続されるＤ−ＦＦ２と同様にして製造することができ、
製造プロセスを簡単化することができる。
【００４６】
【発明の効果】以上詳細に説明したように第１の発明に
よれば、遅延型フリップフロップの出力データとシフト
レジスタの入力データとが一致したときに、例えばその
論理レベルで前記シフトレジスタの出力を固定するよう
に構成にしたので、クロックの立上り（または立下り）
時には“Ｈ”レベルにあるが、次のクロックが立上る
（または立下る）前に“Ｌ”レベルへ変化するノイズ信
号が入力された場合であっても、これを無効データと見
做してキャンセルすることができ、高精度にノイズ除去
を行うことが可能となる。
よれば、遅延型フリップフロップの出力データとシフト
レジスタの入力データとが一致したときに、例えばその
論理レベルで前記シフトレジスタの出力を固定するよう
に構成にしたので、クロックの立上り（または立下り）
時には“Ｈ”レベルにあるが、次のクロックが立上る
（または立下る）前に“Ｌ”レベルへ変化するノイズ信
号が入力された場合であっても、これを無効データと見
做してキャンセルすることができ、高精度にノイズ除去
を行うことが可能となる。
【００４７】さらに、“Ｈ”レベル及び“Ｌ”レベルの
両方のノイズに対してフィルタ機能を果たすことがで
き、回路構成の簡単化が可能となる。
両方のノイズに対してフィルタ機能を果たすことがで
き、回路構成の簡単化が可能となる。
【００４８】第２の発明によれば、シフトレジスタを、
遅延型フリップフロップの出力データと該シフトレジス
タの入力データとに応じてプリセットまたはリセットす
る構成としたので、第１の発明と同様の効果があるほ
か、簡易且つ的確にノイズを除去することができる。
遅延型フリップフロップの出力データと該シフトレジス
タの入力データとに応じてプリセットまたはリセットす
る構成としたので、第１の発明と同様の効果があるほ
か、簡易且つ的確にノイズを除去することができる。
【００４９】第３の発明によれば、サンプリングクロッ
クに同期してシフトレジスタの出力データを送出する遅
延型フリップフロップと、前記遅延型フリップフロップ
の出力データと前記シフトレジスタの入力データとの否
定論理積をとる第１の論理ゲートと、前記遅延型フリッ
プフロップの出力データと前記シフトレジスタの入力デ
ータとの論理和をとる第２の論理ゲートとを備え、前記
シフトレジスタの各フリップフロップは、前記第１の論
理ゲートの出力でプリセットされ、前記第２の論理ゲー
トの出力でリセットされる構成にしたので、第１及び第
２の発明と同様の効果があるほか、シフトレジスタの段
数を増やすことにより、サンプリング精度を高めること
が可能となる。
クに同期してシフトレジスタの出力データを送出する遅
延型フリップフロップと、前記遅延型フリップフロップ
の出力データと前記シフトレジスタの入力データとの否
定論理積をとる第１の論理ゲートと、前記遅延型フリッ
プフロップの出力データと前記シフトレジスタの入力デ
ータとの論理和をとる第２の論理ゲートとを備え、前記
シフトレジスタの各フリップフロップは、前記第１の論
理ゲートの出力でプリセットされ、前記第２の論理ゲー
トの出力でリセットされる構成にしたので、第１及び第
２の発明と同様の効果があるほか、シフトレジスタの段
数を増やすことにより、サンプリング精度を高めること
が可能となる。
【００５０】また、第３の発明において、前記シフトレ
ジスタの各フリップフロップを、遅延型フリップフロッ
プで構成することにより、その出力側に接続される遅延
型フリップフロップと同一プロセスで製造することがで
き、製造プロセスを簡単化することが可能となる。
ジスタの各フリップフロップを、遅延型フリップフロッ
プで構成することにより、その出力側に接続される遅延
型フリップフロップと同一プロセスで製造することがで
き、製造プロセスを簡単化することが可能となる。
【図１】本発明の第１実施例に係るノイズフィルタ装置
の回路図である。
の回路図である。
【図２】第１実施例の動作を示すタイムチャートであ
る。
る。
【図３】第１実施例の動作を示すタイムチャートであ
る。
る。
【図４】本発明の第２実施例に係るノイズフィルタ装置
の回路図である。
の回路図である。
【図５】従来のノイズフィルタ装置を示す回路図であ
る。
る。
【図６】図５に示す回路の動作を示すタイムチャートで
ある。
ある。
【図７】従来の課題を説明するためのタイムチャートで
ある。
ある。
【図８】従来の課題を説明するためのタイムチャートで
ある。
ある。
【図９】従来の他のノイズフィルタ装置を示す回路図で
ある。
ある。
【図１０】図９に示す回路の動作を示すタイムチャート
である。
である。
１ Ｄ・ＦＦ １−１〜１−Ｎ Ｄ・ＦＦ ２ Ｄ・ＦＦ ３ ＯＲゲート ３−１〜３−Ｎ ＯＲゲート ４ ＮＡＮＤゲート ４−１〜４−Ｎ ＮＡＮＤゲート ＣＬ リセット端子 ＰＲ プリセット端子 ＩＮ 入力データ ＯＵＴ 出力データ
Claims (5)
- 【請求項１】 入力データをクロックに同期して次段側
へシフトするシフトジスタを有し、前記入力データに含
まれたノイズを除去して出力するノイズフィルタ装置に
おいて、 前記シフトレジスタの出力側に接続され、前記クロック
に同期して該シフトレジスタの出力を送出する遅延型フ
リップフロップを備え、 前記遅延型フリップフロップの出力データと前記シフト
レジスタの入力データとが一致したときに、前記シフト
レジスタの出力を所定の論理レベルに固定するように構
成にしたことを特徴とするノイズフィルタ装置。 - 【請求項２】 前記シフトレジスタの出力を固定する時
の前記所定の論理レベルは、前記遅延型フリップフロッ
プの出力データ及び前記シフトレジスタの入力データの
論理レベルと等しいことを特徴とする請求項１記載のノ
イズフィルタ装置。 - 【請求項３】 入力データをクロックに同期して次段側
へシフトするシフトレジスタを有し、前記入力データに
含まれたノイズを除去して出力するノイズフィルタ装置
において、 前記シフトレジスタの出力側に接続され、前記クロック
に同期して該シフトレジスタの出力データを送出する遅
延型フリップフロップを備え、 前記シフトレジスタは、前記遅延型フリップフロップの
出力データと前記シフトレジスタの入力データとに応じ
てプリセットまたはリセットされる構成にしたことを特
徴とするノイズフィルタ装置。 - 【請求項４】 サンプリングクロックが共通入力される
複数段のフリップフロップで構成され、初段に入力され
る入力データを前記サンプリングクロックに同期して順
次次段側へシフトするシフトレジスタを有し、前記入力
データに含まれたノイズを除去して出力するノイズフィ
ルタ装置において、 前記シフトレジスタの出力側に接続され、前記サンプリ
ングクロックに同期して該シフトレジスタの出力データ
を送出する遅延型フリップフロップと、 前記遅延型フリップフロップの出力データと前記シフト
レジスタの入力データとの否定論理積をとる第１の論理
ゲートと、 前記遅延型フリップフロップの出力データと前記シフト
レジスタの入力データとの論理和をとる第２の論理ゲー
トとを備え、 前記シフトレジスタの各フリップフロップは、前記第１
の論理ゲートの出力でプリセットされ、前記第２の論理
ゲートの出力でリセットされる構成にしたことを特徴と
するノイズフィルタ装置。 - 【請求項５】 前記シフトレジスタの各フリップフロッ
プを、遅延型フリップフロップで構成したことを特徴と
する請求項４記載のノイズフィルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163630A JPH0832420A (ja) | 1994-07-15 | 1994-07-15 | ノイズフィルタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163630A JPH0832420A (ja) | 1994-07-15 | 1994-07-15 | ノイズフィルタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832420A true JPH0832420A (ja) | 1996-02-02 |
Family
ID=15777589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163630A Withdrawn JPH0832420A (ja) | 1994-07-15 | 1994-07-15 | ノイズフィルタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832420A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080225A1 (ja) * | 2005-01-31 | 2006-08-03 | Hitachi Metals, Ltd. | 落下検知方法および落下検知装置 |
| KR100630676B1 (ko) * | 2001-03-19 | 2006-10-02 | 삼성전자주식회사 | 반도체 장치의 플립플롭 |
| JP2011244238A (ja) * | 2010-05-19 | 2011-12-01 | Koyo Electronics Ind Co Ltd | デジタルフィルタ |
| JP2016082297A (ja) * | 2014-10-10 | 2016-05-16 | 株式会社デンソー | 通信装置 |
| CN115642900A (zh) * | 2022-12-22 | 2023-01-24 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
-
1994
- 1994-07-15 JP JP6163630A patent/JPH0832420A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630676B1 (ko) * | 2001-03-19 | 2006-10-02 | 삼성전자주식회사 | 반도체 장치의 플립플롭 |
| WO2006080225A1 (ja) * | 2005-01-31 | 2006-08-03 | Hitachi Metals, Ltd. | 落下検知方法および落下検知装置 |
| JPWO2006080225A1 (ja) * | 2005-01-31 | 2008-06-19 | 日立金属株式会社 | 落下検知方法および落下検知装置 |
| US7690253B2 (en) | 2005-01-31 | 2010-04-06 | Hitachi Metals, Ltd. | Fall detecting method and fall detecting device |
| JP4637165B2 (ja) * | 2005-01-31 | 2011-02-23 | トレックス・セミコンダクター株式会社 | 落下検知方法および落下検知装置 |
| JP2011244238A (ja) * | 2010-05-19 | 2011-12-01 | Koyo Electronics Ind Co Ltd | デジタルフィルタ |
| JP2016082297A (ja) * | 2014-10-10 | 2016-05-16 | 株式会社デンソー | 通信装置 |
| CN115642900A (zh) * | 2022-12-22 | 2023-01-24 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
| CN115642900B (zh) * | 2022-12-22 | 2023-03-28 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |