JP2002182973A - メモリインターフェースおよびその信号処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 同期式メモリに対して、クロックを切り替え
ずに、データ処理部からのアクセスも演算手段からのア
クセスもデータ処理部のシステムクロックのみで遂行す
ること。 【解決手段】 ウェイト信号生成部４−１−１は、ＣＰ
Ｕ４−４からのアクセス時に、ＣＰＵから出力される信
号をシステムクロックに基づいて一時的に保持させる為
のウェイト信号を生成し、ＣＰＵに出力する。これを受
けてＣＰＵは、一時的保持を実行し、その間に、ウェイ
ト信号生成部は、システムクロックに同期した制御信号
を生成して、当該システムクロックに同期した制御信号
をＣＰＵからのアドレスおよびデータとともにメモリ４
−４に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期式メモリを含
むデータ処理装置において、データ処理部とのデータア
クセスと、ＣＰＵとのデータアクセスを同期式メモリに
対して遂行するメモリインターフェースおよびその信号
処理方法に関する。

【０００２】

【従来の技術】電子機器のデジタルデータ処理の過程
で、クロック同期型のメモリが目的に応じて使用される
が、このメモリに対しては、データ処理部からのリード
・ライトアクセスが遂行されるのは勿論、それ以外に
も、ＣＰＵからデータのリード・ライトアクセスが遂行
されることがある。

【０００３】これに対応して、ＣＰＵからのアクセスが
許可されたときに、メモリインターフェース部では、メ
モリのアドレス信号、データ信号、ライトイネーブル信
号の各ラインを、ＣＰＵからの各送信ラインに切り替え
られるような構成がとられる。そして、このとき同時に
メモリに入力されるクロックもデータ処理部のシステム
クロックからＣＰＵクロックへと切り替えられる。この
際、切り替えタイミングが、データ処理部のシステムク
ロック、ＣＰＵクロックに対して同期がとれていない
と、メモリのクロック入力端子にスパイクが入力される
可能性がある。メモリは、そのクロック入力端子にスパ
イクが入力されると、保持しているデータが破壊されて
しまうおそれがある。

【０００４】このデータ破壊を防止するためには、例え
ば、図１に示すクロック切り替え回路を用いて、図２の
タイミングチャートに示すようにスパイクを生じること
なくシステムクロックとＣＰＵクロックを切り替えて、
メモリＣＬＫとしてメモリのクロック入力端子に入力す
るといった構成がとられる。

【０００５】この回路の動作について、以下に説明す
る。

【０００６】初期状態が、ＣＰＵＦＬＡＧのレベルが０
であり、そのレベルがＣＰＵＳＷに伝播して、セレクタ
１−８でシステムＣＬＫが選択されて、メモリＣＬＫと
してメモリのクロック入力端子に入力されている状態と
する。この状態で、ＣＰＵＦＬＡＧのレベルが１とな
り、ＣＰＵからのアクセスが許可されると、まず、メモ
リＣＬＫの立ち下がりによってＤＦＦ１−１、ＤＦＦ１
−２を経由して、ＸＮＯＲゲート１−１０に図２のタイ
ミングチャート上の時刻ｔ１で、レベル１が入力され
る。このとき、ＸＮＯＲゲート１−１０のもう一方の入
力には、初期状態のレベル０が残っているので、ＸＮＯ
Ｒ１−１０はレベル０をＡＮＤゲート１−１１に対して
出力する。このレベル０によってメモリＣＬＫは、次の
立ち上がりからマスクがかけられ、一旦出力停止状態と
なる。

【０００７】また、時刻ｔ１では、ＤＦＦ１−２の出力
レベル１によって、セレクタ１−７で、ＣＰＵＣＬＫに
よってＤＦＦ１−３、１−４を経由して伝播されるデー
タがＣＰＵＳＷとして選択される状態となり、この状態
で１−３、１−４にＣＰＵＣＬＫの立ち上がりが２回入
力されると、時刻ｔ２で、ＣＰＵＳＷは、レベルが０か
ら１に変化し、これを受けて、セレクタ１−８では、シ
ステムＣＬＫに代わって、ＣＰＵＣＬＫが選択される。
この選択されたＣＰＵＣＬＫの立ち下がりによって、時
刻ｔ３で、ＤＦＦ１−９の出力が０から１に変化し、Ｘ
ＮＯＲ１−１０に入力される。ＸＮＯＲ１−１０のもう
一方の入力にはすでにレベル１が入力されているので、
ＸＮＯＲ１−１０はレベル１を出力し、これを受けてＡ
ＮＤゲート１−１１は次のＣＰＵＣＬＫの立ち上がりか
らメモリＣＬＫとしてＣＰＵＣＬＫを出力する。

【０００８】この状態から、今度はＣＰＵＦＬＡＧのレ
ベルを０にして、ＣＰＵからのアクセスを禁止すると、
メモリＣＬＫの立ち下がりによってＤＦＦ１−１、ＤＦ
Ｆ１−２を経由して、ＸＮＯＲゲート１−１０に時刻ｔ
４で、レベル０が入力される。このとき、ＸＮＯＲ１−
１０のもう一方の入力はレベル１であるので、ＸＮＯＲ
１−１０はレベル０をＡＮＤゲート１−１１に対して出
力する。このレベル０によってメモリＣＬＫは、次の立
ち上がりからマスクがかけられ、一旦出力停止状態とな
る。

【０００９】また、時刻ｔ４では、ＤＦＦ１−２の出力
レベル０によって、セレクタ１−７で、システムＣＬＫ
によってＤＦＦ１−５、ＤＦＦ１−６を経由して伝播さ
れるデータがＣＰＵＳＷとして選択される状態となり、
この状態でＤＦＦ１−５、ＤＦＦ１−６にシステムＣＬ
Ｋの立ち上がりが２回入力されると、時刻ｔ５で、ＣＰ
ＵＳＷは、レベルが１から０に変化し、これを受けて、
セレクタ１−８では、ＣＰＵＣＬＫに代わって、システ
ムＣＬＫが選択される。この選択されたシステムＣＬＫ
の立ち下がりによって、時刻ｔ６で、ＤＦＦ１−９の出
力が１から０に変化し、ＸＮＯＲ１−１０に入力され
る。ＸＮＯＲ１−１０のもう一方の入力にはすでにレベ
ル０が入力されているので、ＸＮＯＲ１−１０はレベル
１を出力し，これを受けてＡＮＤゲート１−１１は次の
システムＣＬＫの立ち上がりからメモリＣＬＫとしてシ
ステムＣＬＫを出力する。以上のように、スパイクを生
じることなくシステムＣＬＫとＣＰＵＣＬＫの切り替え
動作が遂行される。

【００１０】このクロック切り替え回路を含めたメモリ
インターフェースを図３に示す。図３の３−１は上述し
たクロック切り替え回路である。３−２は、データ処理
部側、ＣＰＵ側それぞれのアドレス、データ、書き込み
イネーブルをラッチするフリップフロップ群、３−３
は、クロック切り替え回路３−１から出力されるＣＰＵ
ＳＷのレベルによって、データ処理部側か、ＣＰＵ側ど
ちらかのアドレス、データ、書き込みイネーブルを選択
するセレクタ群である。３−４はメモリで、この従来例
では同期式のシングルポートＲＡＭとする。このＲＡＭ
は、ＷＥＮ端子がレベル０のとき、ＡＤ端子に入力され
るアドレスに、ＤＩＮ端子に入力されるデータを、ＣＬ
Ｋ端子に入力されるメモリＣＬＫの立ち上がりに同期し
て書き込む。また、ＷＥＮ端子がレベル１のとき、ＡＤ
端子に入力されるアドレスに格納されているデータを、
ＣＬＫ端子に入力されるメモリＣＬＫの立ち上がりに同
期してＤＯＵＴ端子に出力する。３−５はメモリの読み
出しデータをラッチするフリップフロップである。

【００１１】このメモリインターフェース構成におい
て、データ処理部側からメモリへのデータアクセスが遂
行される場合は、ＣＰＵＦＬＡＧのレベル０によって、
ＣＰＵＳＷがレベル０に設定され、メモリＣＬＫとして
システムＣＬＫが選択される。この状態で、システムＣ
ＬＫに同期して変化するデータ処理部側のアドレス、デ
ータ、書き込みイネーブルがメモリに入力され、リード
・ライトアクセスが遂行される。また、ＣＰＵ側からメ
モリへのデータアクセスが遂行される場合は、ＣＰＵＦ
ＬＡＧのレベル１によって、ＣＰＵＳＷがレベル１に設
定され、メモリＣＬＫとしてＣＰＵＣＬＫが選択され
る。この状態で、ＣＰＵＣＬＫに同期した所定フォーマ
ットで変化するＣＰＵ側のアドレス、データ、書き込み
イネーブルがメモリに入力され、リード・ライトアクセ
スが遂行される。

【００１２】

【発明が解決しようとする課題】デジタルシステムがＬ
ＳＩ化される場合、フリップフロップ間のセットアップ
エラー及びホールドエラーを回避する為に、クロックラ
インに、タイミング調整用ツールによってクロックバッ
ファが自動挿入される。

【００１３】図３に示した従来例の構成のように、３−
１のクロック切り替え回路内部で、図１に示す１−８の
セレクタでクロックを切り替えており、さらにＡＮＤゲ
ート１−１１のＡＮＤゲートを介してメモリ３−４にク
ロックが配信されている。これに対し、３−２、３−５
のフリップフロップ群には、前記セレクタ１−８、ＡＮ
Ｄゲート１−１１を通る前のシステムＣＬＫ及びＣＰＵ
ＣＬＫが配信されているが、前記タイミング調整用ツー
ルの中には、このようなゲートで切られているクロック
ラインに対して、ゲートの前のラインと後のラインは、
別ラインとみなして、クロックバッファの自動挿入を行
わないものもある為、設計者は、マニュアル操作のクロ
ックバッファの挿入によるタイミング調整を強いられる
こととなる。

【００１４】この設計者によるタイミング調整が不十分
であると、フリップフロップ群３−２へのクロックに対
しメモリ３−４へのクロックには、セレクタ１−８及び
ＡＮＤゲート１−１１によるディレイが生じる為、ホ−
ルドエラーにより、データの書き込みが正常に遂行され
ない。

【００１５】また、メモリが複数存在するとき、メモリ
個別にＣＰＵアクセスを許可できるようにするには、メ
モリの個数分だけ前述のスパイク防止用のクロック切り
替え回路が必要となり、コストアップを招いてしまう。

【００１６】そこで、本発明の目的は、以上のような問
題を解消したメモリインターフェースおよびその信号処
理方法を提供することにある。

【００１７】

【課題を解決するための手段】請求項１の発明は、シス
テムクロックによって同期制御されるデータ処理部から
出力される信号および前記システムクロックとは別のク
ロックによって同期制御されるＣＰＵから出力される信
号のいずれかを選択する選択手段と、前記選択手段によ
って選択された信号をクロック同期型メモリに出力する
ことによって当該メモリに対するアクセスを実行するた
めの出力手段と、一時的に保持させる為のウェイト信号
を当該ＣＰＵに出力するウェイト信号生成手段とを備
え、前記データ処理部、前記ＣＰＵのいずれのメモリに
対するアクセスも、前記システムクロックのみを用いて
遂行し、且つ前記ＣＰＵによるアクセス時には、前記ウ
ェイト信号生成手段からウェイト信号を出力することを
特徴とする。

【００１８】請求項２の発明は、請求項１において、前
記ＣＰＵから出力される信号は、データ、アドレスおよ
び制御信号を含むことを特徴とする。

【００１９】請求項３の発明は、請求項２において、前
記ウェイト信号生成手段は、前記ＣＰＵからのアクセス
時に、前記ウェイト信号を受信した前記ＣＰＵが当該ウ
ェイト信号に応答して前記一時的保持を実行している間
に、前記システムクロックに同期した制御信号を生成し
て、当該システムクロックに同期した制御信号を前記Ｃ
ＰＵからのアドレスおよびデータとともに前記メモリに
送出することを特徴とする。

【００２０】請求項４の発明は、請求項２または３にお
いて、前記ウェイト信号生成手段は、前記ＣＰＵから送
信されるリードイネーブル信号を前記システムクロック
でラッチして同期リードイネーブル信号として出力する
リードイネーブルラッチ手段と、前記同期リードイネー
ブル信号がアクティブ状態の時、前記システムクロック
に同期してカウントアップを行い、非アクティブ状態の
時、前記システムクロックに同期してカウント値をリセ
ットするリードウェイトカウンタと、前記リードウェイ
トカウンタのカウント値に基づいて、前記メモリからの
読み出しデータのラッチを許可するリードイネーブル信
号を前記システムクロックに同期して所定期間出力する
リードイネーブル信号生成部と、前記ＣＰＵから出力さ
れるチップセレクト信号がアクティブ状態であるとき、
前記リードウェイトカウンタのカウント値に基づいて、
前記システムクロックに同期してリードウェイト解除信
号を出力し、前記ＣＰＵから出力されるチップセレクト
信号が非アクティブ状態のとき、リードウェイト解除信
号を前記に同期してリセットするリードウェイト解除信
号生成部と、前記演算手段から出力されるライトイネー
ブル信号を前記システムクロックでラッチして同期ライ
トイネーブル信号として出力するライトイネーブルラッ
チ手段と、前記同期ライトイネーブル信号がアクティブ
状態の時、前記システムクロックに同期してカウントア
ップを行い、非アクティブ状態の時、前記システムクロ
ックに同期してカウント値をリセットするライトウェイ
トカウンタと、前記ライトウェイトカウンタのカウント
値に基づいて、前記ＣＰＵから出力されるデータの前記
メモリへの書き込みを許可するライトイネーブル信号を
前記システムクロックに同期して所定期間出力するライ
トイネーブル信号生成部と、前記ＣＰＵから出力される
チップセレクト信号がアクティブ状態であるとき、前記
ライトウェイトカウンタのカウント値に基づいて、前記
システムクロックに同期してライトウェイト解除信号を
出力し、前記ＣＰＵから出力されるチップセレクト信号
が非アクティブ状態のとき、ライトウェイト解除信号を
前記システムクロックに同期してリセットするライトウ
ェイト解除信号生成部と、前記ＣＰＵから出力されるチ
ップセレクト信号を、前記ＣＰＵから出力されるクロッ
クでラッチし、このラッチ信号をウェイト信号として前
記ＣＰＵに戻し、前記リードウェイト解除信号および前
記ライトウェイト解除信号により前記ウェイト信号をリ
セットするウェイト信号出力手段と、を具えたことを特
徴とする。

【００２１】請求項５の発明は、システムクロックによ
って同期制御されるデータ処理部から出力される信号お
よび前記システムクロックとは別のクロックによって同
期制御されるＣＰＵから出力される信号のいずれかを選
択し、前記選択された信号をクロック同期型メモリに出
力することによって当該メモリに対するアクセスを実行
する際に、前記ＣＰＵからのアクセスに対して、当該Ｃ
ＰＵから出力される信号を前記システムクロックに基づ
いて一時的に保持させる為のウェイト信号を当該演算手
段に出力することを特徴とする。

【００２２】

【発明の実施の形態】本発明の実施例について説明す
る。はじめに、実施例の構成について説明する。

【００２３】図４は、本発明のメモリインターフェース
と、その周辺の構成を示している。図４において４−１
は本発明の特徴であるメモリインターフェースである。
４−２はクロック同期型シングルポートＲＡＭで、４−
３はデータ処理部で、４−４はＣＰＵで、４−５は双方
向バッファで、４−６はＯＲゲートである。メモリイン
ターフェース４−１の内部には、ウェイト信号生成部４
−１−１、セレクタ４−１−２〜４−１−４、Ｄフリッ
プフロップ４−１−５〜４−１−８が存在する。

【００２４】上記構成の接続関係について説明する。

【００２５】４−１のメモリインタフェースには、４−
３のデータ処理部から、システムクロックに同期して出
力されるＭビットのアドレスＰＡＤＲがセレクタ４−１
−２へ、ＮビットのデータＰＤＡＴＡがセレクタ４−１
−３へ、書き込みイネーブルＰＷＥＮがセレクタ４−１
−４へ入力される。例えば、データ処理部４−３が画像
データ処理装置である場合は、ＷＥＮによって有効画像
領域に相当するデータが規定されて出力される。また、
メモリインターフェース４−１には、４−４のＣＰＵか
ら、ＭビットのアドレスＣＰＵＡＤＲが入力され、Ｎビ
ットのデータＣＰＵＤＡＴＡが４−５の双方向バッファ
を経由してＮビットのデータＣＰＵ＿ＷＤＡＴＡとして
入力される。又、ＣＰＵＣＬＫと、これに同期した、チ
ップセレクトＣＳ、ＣＰＵ書き込みイネーブルＣＰＵＷ
ＥＮ、ＣＰＵ読み出しイネーブルＣＰＵＲＥＮが、内部
のウェイト信号生成部４−１−１に入力される。ウェイ
ト信号生成部４−１−１では、ＣＰＵＷＥＮをもとに、
後述するように書き込みイネーブル信号ＷＡＩＴ＿ＷＥ
Ｎが生成されてセレクタ４−１−４に入力される。ま
た、ＣＰＵＲＥＮをもとに、後述するように読み出しイ
ネーブル信号ＷＡＩＴ＿ＲＥＮが生成されてＤフリップ
フロップ４−１−８にイネーブル信号として入力され
る。さらに、後述するようにウェイト信号ＷＡＩＴが生
成されてＣＰＵ４−４に入力される。セレクタ４−１−
２では、ＣＰＵＦＬＡＧがレベル０のときにはＰＡＤＲ
が、ＣＰＵＦＬＡＧがレベル１のときにはＣＰＵＡＤＲ
がそれぞれ選択されて、システムＣＬＫの立ち上がりに
同期してＤフリップフロップ４−１−５より、Ｍビット
のアドレスＭＥＭ＿ＡＤＲとして出力され、ＲＡＭ４−
２のアドレス端子ＡＤへ入力される。セレクタ４−１−
３では、ＣＰＵＦＬＡＧがレベル０のときにはＰＤＡＴ
Ａが、ＣＰＵＦＬＡＧがレベル１のときにはＣＰＵ＿Ｗ
ＤＡＴＡがそれぞれ選択されて、システムＣＬＫの立ち
上がりに同期してＤフリップフロップ４−１−６より、
ＮビットのデータＭＥＭ＿ＷＤＡＴＡとして出力され、
ＲＡＭ４−２のデータ入力端子ＤＩＮへ入力される。セ
レクタ４−１−４では、ＣＰＵＦＬＡＧがレベル０のと
きにはＰＷＥＮが、ＣＰＵＦＬＡＧがレベル１のときに
はＷＡＩＴ＿ＷＥＮがそれぞれ選択されて、システムＣ
ＬＫの立ち上がりに同期してＤフリップフロップ４−１
−７より、ＭＥＭ＿ＷＥＮとして出力され、ＲＡＭ４−
２の書き込みイネーブル端子ＷＥＮへ入力される。ＲＡ
Ｍ４−２では、ＭＥＭ＿ＷＥＮがレベル１のとき、ＭＥ
Ｍ＿ＡＤＲに格納されているデータがシステムクＣＬＫ
に同期してＤＯＵＴ端子よりＮビットの読み出しデータ
ＭＥＭ＿ＲＤＡＴＡとして出力され、メモリインターフ
ェース４−１とデータ処理部４−３に入力される。メモ
リインターフェース４−１では、内部のＤフリップフロ
ップ４−１−８で、ＷＡＩＴ＿ＲＥＮがレベル０のとき
のみ、システムＣＬＫに同期してＭＥＭ＿ＲＤＡＴＡが
ラッチされ、ＮビットのデータＣＰＵ＿ＲＤＡＴＡとし
て出力される。この時、ＣＳ＝０、ＣＰＵＲＥＮ＝０に
よりＯＲゲート４−６がＤＩＲ＝０を出力し、これを受
けた双方向バッファ４−５の読み出しバッファはイネー
ブル状態となり、ＣＰＵ＿ＲＤＡＴＡは双方向バッファ
４−５を経由して、ＣＰＵＤＡＴＡとしてＣＰＵに送出
される。また、データ処理部４−３では、システムＣＬ
Ｋに同期して、内部に取り込まれる。

【００２６】次に、図４に示したウェイト信号生成部の
内部構成を図５に示す。

【００２７】図５において、５−１は、ＣＰＵから送出
される読み出しイネーブル信号ＣＰＵＲＥＮを、システ
ムＣＬＫの立ち上がりに同期させて、ＲＥＮ＿ＲＥＧと
して出力させるＤフリップフロップである。５−２はリ
ードＷＡＩＴカウンタで、Ｄフリップフロップ５−１か
らの出力ＲＥＮ＿ＲＥＧがレベル１のときは、出力Ｒ＿
ＷＡＩＴ＿ＣＮＴの値が０にリセットされ、ＲＥＮ＿Ｒ
ＥＧがレベル０のときは、Ｒ＿ＷＡＩＴ＿ＣＮＴの値が
システムＣＬＫの立ち上がり毎に、所定値に至るまで１
インクリメントされていく。

【００２８】５−３は読み出しイネーブル生成部で、Ｒ
＿ＷＡＩＴ＿ＣＮＴが所定値のとき、ＷＡＩＴ＿ＲＥＮ
のレベルを、システムＣＬＫの立ち上がりに同期させて
０とする。５−４はリードＷＡＩＴ解除信号生成部で、
ＣＳがレベル１のときは、出力Ｒ＿ＷＡＩＴ＿ＵＰがレ
ベル０にリセットされ、Ｒ＿ＷＡＩＴ＿ＣＮＴが所定値
に達するとＲ＿ＷＡＩＴ＿ＵＰがシステムＣＬＫの立ち
上がりに同期してレベル１にセットされる。５−５は、
ＣＰＵから送出される書き込みイネーブル信号ＣＰＵＷ
ＥＮを、システムＣＬＫの立ち上がりに同期させて、Ｗ
ＥＮ＿ＲＥＧとして出力させるＤフリップフロップであ
る。５−６はライトＷＡＩＴカウンタで、Ｄフリップフ
ロップ５−５からの出力ＷＥＮ＿ＲＥＧがレベル１のと
きは、出力Ｗ＿ＷＡＩＴ＿ＣＮＴの値が０にリセットさ
れ、ＷＥＮ＿ＲＥＧがレベル０のときは、Ｗ＿ＷＡＩＴ
＿ＣＮＴの値が、システムＣＬＫの立ち上がり毎に、所
定値に至るまで１インクリメントされていく。５−７は
書き込みイネーブル生成部で、Ｗ＿ＷＡＩＴ＿ＣＮＴが
所定値のとき、ＷＡＩＴ＿ＷＥＮのレベルを、システム
ＣＬＫの立ち上がりに同期させて０とする。５−８はラ
イトＷＡＩＴ解除信号生成部で、ＣＳがレベル１のとき
は、出力Ｗ＿ＷＡＩＴ＿ＵＰがレベル０にリセットさ
れ、Ｗ＿ＷＡＩＴ＿ＣＮＴが所定値に達するとＷ＿ＷＡ
ＩＴ＿ＵＰがシステムＣＬＫの立ち上がりに同期してレ
ベル１にセットされる。５−９は３入力のＯＲゲート
で、Ｒ＿ＷＡＩＴ＿ＵＰ、Ｗ＿ＷＡＩＴ＿ＵＰ、ＣＳが
入力される。５−１０はＯＲゲート５−９からの出力
を、ＣＰＵＣＬＫの立ち下がりでラッチするＤフリップ
フロップであり、このＤフリップフロップの出力ＷＡＩ
Ｔがウェイト信号として、ＣＰＵに送出される。

【００２９】次に、本実施例メモリインターフェースの
動作を周辺の構成と絡めて説明する。

【００３０】本発明においては、ＣＰＵＦＬＡＧがレベ
ル０で、データ処理部４−３からのメモリ４−２へのデ
ータアクセス時は、従来例におけるデータ処理部からの
メモリへのデータアクセス時と同様の動作となる為、そ
の説明を省略し、ＣＰＵＦＬＡＧがレベル１のときの、
ＣＰＵからのアクセス時の動作のみ以下に説明してい
く。

【００３１】はじめに、読み出しタイミングについて、
図６のタイミングチャートを参照しながら説明する。

【００３２】図６のタイミングチャートは、ＣＰＵが、
メモリからデータを読み出すときのアドレス、コントロ
ール信号の送出タイミングと、それらのタイミングに呼
応して、メモリインターフェースが、ウェイト信号およ
び読み出しデータを出力するタイミングを示す。図６の
時刻Ｔ０で、４−４のＣＰＵは、ＣＰＵＣＬＫの立ち上
がりに同期して、ＣＳをレベル０とし、又、アクセスす
るメモリのアドレス値を送出する。ＣＰＵＡＤＲ上のア
ドレス値は、セレクタ４−１−２を介して、レジスタ４
−１−５で、システムＣＬＫの立ち上がりで同期がとら
れ、ＭＥＭ＿ＡＤＲ上に出力される。時刻Ｔ１で、ＣＰ
ＵはＣＰＵＣＬＫの立ち下がりに同期してＣＰＵＲＥＮ
を送出する。同時に、４−１−１のウェイト信号生成部
内の５−１０のＤフリップフロップは、時刻Ｔ０で送出
されたＣＳのレベル０を５−９のＯＲゲートを介して、
ＣＰＵＣＬＫの立ち下がりでラッチし、ＷＡＩＴをレベ
ル０としてＣＰＵに対して送出する。時刻Ｔ２で、５−
１のＤフリップフロップは、システムＣＬＫの立ち上が
りでＣＰＵＲＥＮのレベル０をラッチし、ＲＥＮ＿ＲＥ
Ｇ＝０を出力する。時刻Ｔ３で、ＣＰＵ４−４は、ＣＰ
ＵＣＬＫの立ち下がりでＷＡＩＴ＝０を検知してウェイ
ト状態にはいり、その後ＷＡＩＴ＝１を検知するまで、
ＣＰＵは有効となるアドレス値、ＣＰＵＲＥＮ＝０を出
力し続ける。そして、その期間ＲＥＮ＿ＲＥＧ＝０を受
けて、５−２のリードＷＡＩＴカウンタは、システムＣ
ＬＫの立ち上がりに同期して、そのカウンタ値Ｒ＿ＷＡ
ＩＴ＿ＣＮＴをカウンタ値２までインクリメントしてい
く。時刻Ｔ４で、５−３の読み出しイネーブル生成部で
は、Ｒ＿ＷＡＩＴ＿ＣＮＴ＝１を受けて、読み出しイネ
ーブルＷＡＩＴ＿ＲＥＮをシステムＣＬＫの立ち上がり
でＷＡＩＴ＿ＲＥＮ＝０とし、時刻Ｔ５で、Ｒ＿ＷＡＩ
Ｔ＿ＣＮＴ＝２を受けて、ＷＡＩＴ＿ＲＥＮ＝１とす
る。Ｔ４、Ｔ５間のＷＡＩＴ＿ＲＥＮ＝０によって、Ｄ
フリップフロップ４−１−８がイネーブル状態となる。
そして、時刻Ｔ５で、Ｄフリップフロップ４−１−８
は、ＭＥＭ＿ＲＤＡＴＡライン上に存在する、有効アド
レスから読み出されたデータを、システムＣＬＫの立ち
上がりで、ＣＰＵ＿ＲＤＡＴＡとしてラッチする。

【００３３】この時、双方向バッファ４−５のクロック
ドバッファには、ＣＳ＝０、ＣＰＵＲＥＮ＝０を受けた
ＯＲゲート４−６の出力ＤＩＲ＝０が入力されているの
で、ＣＰＵ＿ＲＤＡＴＡはそのままＣＰＵＤＡＴＡとし
てＣＰＵに送出される。更に、時刻Ｔ５では、５−４の
リードＷＡＩＴ解除信号生成部がＲ＿ＷＡＩＴ＿ＣＮＴ
＝２を受けてＲ＿ＷＡＩＴ＿ＵＰ＝１を出力する。時刻
Ｔ６で、Ｄフリップフロップ５−１０はＯＲゲート５−
９を介してＲ＿ＷＡＩＴ＿ＵＰ＝１をＣＰＵＣＬＫの立
ち下がりでラッチして、ＷＡＩＴ＝１として出力する。
時刻Ｔ７のＣＰＵＣＬＫの立ち下がりで、ＣＰＵはこの
ＷＡＩＴ＝１を検知し、時刻Ｔ８のＣＰＵＣＬＫの立ち
上がりで、ＣＳ＝１、ＣＰＵＲＥＮ＝１とし、又、有効
アドレスの出力を解除し、更に、読み出しデータを内部
に取り込む。時刻Ｔ９でシステムＣＬＫの立ち上がり
で、ＣＰＵＲＥＮ＝１がＤフリップフロップ５−１でラ
ッチされ、ＲＥＮ＿ＲＥＧ＝１となる。又同時に、ＣＳ
＝１を受けて、リードＷＡＩＴ解除信号生成部５−４
は、Ｒ＿ＷＡＩＴ＿ＵＰ＝０とする。最後に時刻Ｔ１０
のシステムＣＬＫの立ち上がりで、リードＷＡＩＴカウ
ンタ５−２がＲＥＮ＿ＲＥＧ＝１を受けて、Ｒ＿ＷＡＩ
Ｔ＿ＣＮＴのカウント値を０にリセットする。ここで、
時刻Ｔ０以前の初期状態に戻る。以上のようなシーケン
スを経て、ＣＰＵへのメモリの所定アドレスのデータの
読み出しが完了する。

【００３４】次に、書き込みタイミングについて、図７
のタイミングチャートを参照しながら説明する。

【００３５】図７のタイミングチャートは、ＣＰＵが、
メモリへデータを書き込むときのアドレス、コントロー
ル信号の送出タイミングと、それらのタイミングに呼応
して、メモリインターフェースが、ウェイト信号および
読み出しデータを出力するタイミングを示す。図７の時
刻Ｔ０で、４−４のＣＰＵは、ＣＰＵＣＬＫの立ち上が
りに同期して、ＣＳをレベル０とし、又、アクセスする
メモリのアドレス値を送出する。ＣＰＵＡＤＲ上のアド
レス値は、セレクタ４−１−２を介して、レジスタ４−
１−５で、システムＣＬＫの立ち上がりで同期がとら
れ、ＭＥＭ＿ＡＤＲ上に出力される。時刻Ｔ１で、ＣＰ
ＵはＣＰＵＣＬＫの立ち下がりに同期してＣＰＵＤＡＴ
Ａライン上に書き込みデータを送出する。このデータ
は、双方向バッファ４−５、セレクタ４−１−３を介し
て、レジスタ４−１−６で、システムＣＬＫの立ち上が
りで同期がとられ、ＭＥＭ＿ＷＤＡＴＡラインに出力さ
れる。同時に、４−１−１のウェイト信号生成部内の５
−１０のＤフリップフロップは、時刻Ｔ０で送出された
ＣＳのレベル０を５−９のＯＲゲートを介して、ＣＰＵ
ＣＬＫの立ち下がりでラッチし、ＷＡＩＴをレベル０と
してＣＰＵに対して送出する。時刻Ｔ２で、ＣＰＵ４−
４はＣＰＵＣＬＫの立ち上がりに同期してＣＰＵＷＥＮ
を送出する。時刻Ｔ３で、５−５のＤフリップフロップ
は、システムＣＬＫの立ち上がりでＣＰＵＷＥＮのレベ
ル０をラッチし、ＷＥＮ＿ＲＥＧ＝０を出力する。時刻
Ｔ４で、ＣＰＵは、ＣＰＵＣＬＫの立ち下がりでＷＡＩ
Ｔ＝０を検知してウェイト状態にはいり、その後ＷＡＩ
Ｔ＝１を検知するまで、ＣＰＵは有効となるアドレス
値、書き込みデータ、ＣＰＵＷＥＮ＝０を出力し続け
る。そして、その期間ＷＥＮ＿ＲＥＧ＝０を受けて、５
−６のライトＷＡＩＴカウンタは、システムＣＬＫの立
ち上がりに同期して、そのカウンタ値Ｗ＿ＷＡＩＴ＿Ｃ
ＮＴをカウンタ値２までインクリメントしていく。時刻
Ｔ５で、５−７の書き込みイネーブル生成部では、Ｗ＿
ＷＡＩＴ＿ＣＮＴ＝１を受けて、書き込みイネーブルＷ
ＡＩＴ＿ＷＥＮをシステムＣＬＫの立ち上がりでＷＡＩ
Ｔ＿ＷＥＮ＝０とし、時刻Ｔ６で、Ｗ＿ＷＡＩＴ＿ＣＮ
Ｔ＝２を受けて、ＷＡＩＴ＿ＷＥＮ＝１とする。又、時
刻Ｔ６では、５−８のライトＷＡＩＴ解除信号生成部が
Ｗ＿ＷＡＩＴ＿ＣＮＴ＝２を受けてＷ＿ＷＡＩＴ＿ＵＰ
＝１を出力する。時刻Ｔ７で、Ｄフリップフロップ５−
１０はＯＲゲート５−９を介してＷ＿ＷＡＩＴ＿ＵＰ＝
１をＣＰＵＣＬＫの立ち下がりでラッチして、ＷＡＩＴ
＝１として出力する。Ｔ５、Ｔ６間のＷＡＩＴ＿ＷＥＮ
＝０がセレクタ４−１−４を介して、Ｄフリップフロッ
プ４−１−７で、システムＣＬＫ１周期分遅らされて、
ＭＥＭ＿ＷＥＮライン上に出力されると、時刻Ｔ８のシ
ステムＣＬＫの立ち上がりで、ＭＥＭ＿ＷＤＡＴＡ上の
データがＲＡＭ４−２のＭＥＭ＿ＡＤＲで指定したアド
レスに書き込まれる。時刻Ｔ９のＣＰＵＣＬＫの立ち下
がりで、ＣＰＵはＷＡＩＴ＝１を検知し、時刻Ｔ１０の
ＣＰＵＣＬＫの立ち下がりでＣＰＵＷＥＮ＝１とし、時
刻Ｔ１２のＣＰＵＣＬＫの立ち上がりでＣＳ＝１とし、
又、有効アドレス及び書き込みデータの出力を解除す
る。時刻Ｔ１１のシステムＣＬＫの立ち上がりで、ＣＰ
ＵＷＥＮ＝１がＤフリップフロップ５−５でラッチさ
れ、ＷＥＮ＿ＲＥＧ＝１となる。最後に時刻Ｔ１３のシ
ステムＣＬＫの立ち上がりで、ライトＷＡＩＴカウンタ
５−６がＷＥＮ＿ＲＥＧ＝１を受けて、Ｗ＿ＷＡＩＴ＿
ＣＮＴのカウント値を０にリセットする。ここで、時刻
Ｔ０以前の初期状態に戻る。以上のようなシーケンスを
経て、ＣＰＵからメモリの所定アドレスへのデータの書
き込みが完了する。

【００３６】

【発明の効果】以上説明したように本発明によれば、同
期式メモリに対して、クロックを切り替えずに、データ
処理部からのアクセスも演算手段からのアクセスもデー
タ処理部のシステムクロックのみで遂行することがで
き、この為、クロックタイミング調整用ツールによるク
ロックバッファの自動挿入が遂行され、同期式メモリ
と、周辺のＤフリップフロップ間のクロック入力タイミ
ングが保証され、データアクセスの誤動作を回避でき
る。

【００３７】また、スパイク防止用のクロック切り替え
回路が不要となり、その分のコストアップも回避でき
る。

【図面の簡単な説明】

【図１】従来例のメモリインターフェースにおけるクロ
ック切り替え回路の構成を示す図である。

【図２】従来例のメモリインターフェースにおけるクロ
ック切り替え回路のタイミングチャートを示す図であ
る。

【図３】従来例のメモリインターフェースの構成及びメ
モリとの接続関係を示す図である。

【図４】本発明のメモリインターフェースの構成及び周
辺装置との接続関係を示す図である。

【図５】本発明のウェイト信号生成部の構成を示す図で
ある。

【図６】本発明のＣＰＵ側のデータのリードアクセスを
示すタイミングチャート図である。

【図７】本発明のＣＰＵ側のデータのライトアクセスを
示すタイミングチャート図である。

【符号の説明】

４−１−１ ウェイト信号生成部 ４−１−２〜４−１−４ セレクタ ４−１−５〜４−１−７ Ｄフリップフロップ ４−１−８ イネーブル端子付きＤフリップフロップ ５−１、５−５、５−１０ Ｄフリップフロップ ５−２ リードＷＡＩＴカウンタ ５−３ 読み出しイネーブル生成部 ５−４ リードＷＡＩＴ解除信号生成部 ５−６ ライトＷＡＩＴカウンタ ５−７ 書き込みイネーブル生成部 ５−８ ライトＷＡＩＴ解除信号生成部 ５−９ ３入力ＯＲゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 システムクロックによって同期制御され
   るデータ処理部から出力される信号および前記システム
   クロックとは別のクロックによって同期制御されるＣＰ
   Ｕから出力される信号のいずれかを選択する選択手段
   と、 前記選択手段によって選択された信号をクロック同期型
   メモリに出力することによって当該メモリに対するアク
   セスを実行するための出力手段と、 当該ＣＰＵから出力される信号を一時的に保持させる為
   のウェイト信号を当該ＣＰＵに出力するウェイト信号生
   成手段とを備え、 前記データ処理部、前記ＣＰＵのいずれのメモリに対す
   るアクセスも、前記システムクロックのみを用いて遂行
   し、且つ前記ＣＰＵによるアクセス時には、前記ウェイ
   ト信号生成手段からウェイト信号を出力することを特徴
   とするメモリインターフェース。
2. 【請求項２】 前記ＣＰＵから出力される信号は、デー
   タ、アドレスおよび制御信号を含むことを特徴とする請
   求項１記載のメモリインターフェース。
3. 【請求項３】 前記ウェイト信号生成手段は、前記演算
   手段からのアクセス時に、前記ウェイト信号を受信した
   前記ＣＰＵが当該ウェイト信号に応答して前記一時的保
   持を実行している間に、前記システムクロックに同期し
   た制御信号を生成して、当該システムクロックに同期し
   た制御信号を前記ＣＰＵからのアドレスおよびデータと
   ともに前記メモリに送出することを特徴とする請求項２
   記載のメモリインターフェース。
4. 【請求項４】 前記ウェイト信号生成手段は、 前記ＣＰＵから送信されるリードイネーブル信号を前記
   システムクロックでラッチして同期リードイネーブル信
   号として出力するリードイネーブルラッチ手段と、 前記同期リードイネーブル信号がアクティブ状態の時、
   前記システムクロックに同期してカウントアップを行
   い、非アクティブ状態の時、前記システムクロックに同
   期してカウント値をリセットするリードウェイトカウン
   タと、 前記リードウェイトカウンタのカウント値に基づいて、
   前記メモリからの読み出しデータのラッチを許可するリ
   ードイネーブル信号を前記システムクロックに同期して
   所定期間出力するリードイネーブル信号生成部と、 前記ＣＰＵから出力されるチップセレクト信号がアクテ
   ィブ状態であるとき、前記リードウェイトカウンタのカ
   ウント値に基づいて、前記システムクロックに同期して
   リードウェイト解除信号を出力し、前記ＣＰＵから出力
   されるチップセレクト信号が非アクティブ状態のとき、
   リードウェイト解除信号を前記に同期してリセットする
   リードウェイト解除信号生成部と、 前記ＣＰＵから出力されるライトイネーブル信号を前記
   システムクロックでラッチして同期ライトイネーブル信
   号として出力するライトイネーブルラッチ手段と、 前記同期ライトイネーブル信号がアクティブ状態の時、
   前記システムクロックに同期してカウントアップを行
   い、非アクティブ状態の時、前記システムクロックに同
   期してカウント値をリセットするライトウェイトカウン
   タと、 前記ライトウェイトカウンタのカウント値に基づいて、
   前記ＣＰＵから出力されるデータの前記メモリへの書き
   込みを許可するライトイネーブル信号を前記システムク
   ロックに同期して所定期間出力するライトイネーブル信
   号生成部と、 前記ＣＰＵから出力されるチップセレクト信号がアクテ
   ィブ状態であるとき、前記ライトウェイトカウンタのカ
   ウント値に基づいて、前記システムクロックに同期して
   ライトウェイト解除信号を出力し、前記ＣＰＵから出力
   されるチップセレクト信号が非アクティブ状態のとき、
   ライトウェイト解除信号を前記システムクロックに同期
   してリセットするライトウェイト解除信号生成部と、 前記ＣＰＵから出力されるチップセレクト信号を、前記
   ＣＰＵから出力されるクロックでラッチし、このラッチ
   信号をウェイト信号として前記ＣＰＵに戻し、前記リー
   ドウェイト解除信号および前記ライトウェイト解除信号
   により前記ウェイト信号をリセットするウェイト信号出
   力手段とを具えたことを特徴とする請求項２または請求
   項３記載のメモリインターフェース。
5. 【請求項５】 システムクロックによって同期制御され
   るデータ処理部から出力される信号および前記システム
   クロックとは別のクロックによって同期制御されるＣＰ
   Ｕから出力される信号のいずれかを選択し、 前記選択された信号をクロック同期型メモリに出力する
   ことによって当該メモリに対するアクセスを実行する際
   に、 前記ＣＰＵからのアクセスに対して、当該ＣＰＵから出
   力される信号を前記システムクロックに基づいて一時的
   に保持させる為のウェイト信号を当該ＣＰＵに出力する
   ことを特徴とするメモリインターフェースにおける信号
   処理方法。