JP3365283B2 - 半導体記憶装置 - Google Patents
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- G—PHYSICS
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- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、プロトコル方式のアクセス方式をとり、各デ
バイスにデバイス識別番号の設定を行う、例えばＲａｍ
ｂｕｓ（ランバス）ＤＲＡＭ等の、半導体記憶装置に関
する。
し、特に、プロトコル方式のアクセス方式をとり、各デ
バイスにデバイス識別番号の設定を行う、例えばＲａｍ
ｂｕｓ（ランバス）ＤＲＡＭ等の、半導体記憶装置に関
する。
【０００２】
【従来の技術】マイクロプロセッサ、画像処理プロセッ
サなどのコントローラとＤＲＡＭの間のデータ転送速度
の向上のためＲａｍｂｕｓ（商標）方式のＤＲＡＭ
（「ＲＤＲＡＭ」という、ＲＤＲＡＭは登録商標）が提
案されている。
サなどのコントローラとＤＲＡＭの間のデータ転送速度
の向上のためＲａｍｂｕｓ（商標）方式のＤＲＡＭ
（「ＲＤＲＡＭ」という、ＲＤＲＡＭは登録商標）が提
案されている。
【０００３】汎用ＤＲＡＭに対し、ＲＤＲＡＭは、Ｂｕ
ｓＣｔｒ１（バスコントロール、以下「ＢＣ」ともい
う）、ＢｕｓＤａｔｅ０〜８（バスデータ、以下「Ｂ
Ｄ」ともいう）の端子を使い、アドレス、データを入力
あるいは出力するプロトコル式のアクセス方式を採り、
メモリへのアクセスはリクエストパケットで動作機能
（リード／ライトなど）、アクセスアドレスなどを入力
し、リードデータ、ライトデータはデータパケットを使
って行われる。その動作例を、図７に示す。
ｓＣｔｒ１（バスコントロール、以下「ＢＣ」ともい
う）、ＢｕｓＤａｔｅ０〜８（バスデータ、以下「Ｂ
Ｄ」ともいう）の端子を使い、アドレス、データを入力
あるいは出力するプロトコル式のアクセス方式を採り、
メモリへのアクセスはリクエストパケットで動作機能
（リード／ライトなど）、アクセスアドレスなどを入力
し、リードデータ、ライトデータはデータパケットを使
って行われる。その動作例を、図７に示す。
【０００４】コントローラからＲＤＲＡＭに対し、動作
機能、アクセス開始アドレス情報を持った「リクエスト
パケット」と呼ばれるパケットが送られる。ＲＤＲＡＭ
は、このリクエストパケットを外部クロックＲｘＣｌｋ
に同期して入力する。
機能、アクセス開始アドレス情報を持った「リクエスト
パケット」と呼ばれるパケットが送られる。ＲＤＲＡＭ
は、このリクエストパケットを外部クロックＲｘＣｌｋ
に同期して入力する。
【０００５】このリクエストパケットにより指定された
動作、アドレスにより、例えばリード動作であればＢｕ
ｓＤａｔａ０〜８を使ったデータパケットによりリード
データが出力される。
動作、アドレスにより、例えばリード動作であればＢｕ
ｓＤａｔａ０〜８を使ったデータパケットによりリード
データが出力される。
【０００６】ここでリクエストパケットのフォーマット
の概要を図８に示す。図８では、アドレスを示す領域の
み示し、空白部分は動作機能の指定などの情報が存在す
る。Ａｄｒ［９：２］、Ａｄｒ［１７：１０］、Ａｄｒ
［２６：１８］、Ａｄｒ［３５：２７］はアクセス開始
のアドレスを示している。これらのうち、例えば８Ｍ
（メガ）ビット品では、Ａｄｒ［３５：２０］がＤevic
eＩd（デバイス識別情報）を示し、１６Ｍビット品では
Ａｄｒ［３５：２１］が、３２Ｍビット品ではＡｄｒ
［３５：２２］がＤeviceＩdを示し、複数個のＲＤＲＡ
Ｍを使用する場合、各ＲＤＲＡＭの識別を行う。
の概要を図８に示す。図８では、アドレスを示す領域の
み示し、空白部分は動作機能の指定などの情報が存在す
る。Ａｄｒ［９：２］、Ａｄｒ［１７：１０］、Ａｄｒ
［２６：１８］、Ａｄｒ［３５：２７］はアクセス開始
のアドレスを示している。これらのうち、例えば８Ｍ
（メガ）ビット品では、Ａｄｒ［３５：２０］がＤevic
eＩd（デバイス識別情報）を示し、１６Ｍビット品では
Ａｄｒ［３５：２１］が、３２Ｍビット品ではＡｄｒ
［３５：２２］がＤeviceＩdを示し、複数個のＲＤＲＡ
Ｍを使用する場合、各ＲＤＲＡＭの識別を行う。
【０００７】以上説明したように、ＲＤＲＡＭでは、ア
ドレス端子から直接アドレスを入力するのでは無く、リ
クエストパケット、データパケットを使ったアクセスを
行うため、メモリ容量、構成によらずパケット、端子配
置を共通にできる。
ドレス端子から直接アドレスを入力するのでは無く、リ
クエストパケット、データパケットを使ったアクセスを
行うため、メモリ容量、構成によらずパケット、端子配
置を共通にできる。
【０００８】例えば、現在製品化されているＲＤＲＡＭ
の１６Ｍビット品と８Ｍビット品ではパケット、端子配
置は全く同じである。
の１６Ｍビット品と８Ｍビット品ではパケット、端子配
置は全く同じである。
【０００９】前述したように、ＲＤＲＡＭでは、複数個
のＲＤＲＡＭを使用する場合、各ＲＤＲＡＭを認識する
ためにＤeviceＩdを使用する。これらは実際のリード、
ライト動作を行う前に各ＲＤＲＡＭ毎に初期化設定を行
う。
のＲＤＲＡＭを使用する場合、各ＲＤＲＡＭを認識する
ためにＤeviceＩdを使用する。これらは実際のリード、
ライト動作を行う前に各ＲＤＲＡＭ毎に初期化設定を行
う。
【００１０】以下では初期化の手順について、図９を用
いて説明する。図９では、４個の１６Ｍビット品ＲＤＲ
ＡＭで構成されている。
いて説明する。図９では、４個の１６Ｍビット品ＲＤＲ
ＡＭで構成されている。
【００１１】ＲＤＲＡＭでは、前記のＲａｍｂｕｓチャ
ネル信号の他に、ＳＩｎ、ＳＯｕｔという信号があり、
それらは各デバイスでディジーチェーン方式で接続され
ている。ＲＤＲＡＭでは、ＳＩｎが“Ｈ”レベルのデバ
イスのみ初期化が可能となる。図９ではＭａｓｔｅｒ
（マスタ）（１０）のＳＯｕｔは、ＲＤＲＡＭ＃１（１
１）のＳＩｎに、ＲＤＲＡＭ＃２（１２）のＳＯｕｔは
ＲＤＲＡＭ＃３（１３）のＳＩｎに、ＲＤＲＡＭ＃３
（１３）のＳＯｕｔはＲＤＲＡＭ＃４（１４）のＳＩｎ
に接続されており、初期状態では、すべてのＳＯｕｔは
“Ｌ”レベルである。
ネル信号の他に、ＳＩｎ、ＳＯｕｔという信号があり、
それらは各デバイスでディジーチェーン方式で接続され
ている。ＲＤＲＡＭでは、ＳＩｎが“Ｈ”レベルのデバ
イスのみ初期化が可能となる。図９ではＭａｓｔｅｒ
（マスタ）（１０）のＳＯｕｔは、ＲＤＲＡＭ＃１（１
１）のＳＩｎに、ＲＤＲＡＭ＃２（１２）のＳＯｕｔは
ＲＤＲＡＭ＃３（１３）のＳＩｎに、ＲＤＲＡＭ＃３
（１３）のＳＯｕｔはＲＤＲＡＭ＃４（１４）のＳＩｎ
に接続されており、初期状態では、すべてのＳＯｕｔは
“Ｌ”レベルである。
【００１２】初期化は、まずＭａｓｔｅｒ（１０）のＳ
Ｏｕｔが“Ｈ”レベルとなりＲＤＲＡＭ＃１（１１）の
Ｓｉｎが“Ｈ”レベルになる（その他のＲＤＲＡＭのＳ
ｉｎは“Ｌ”レベル）。従って、Ｍａｓｔｅｒ（１０）
からのリクエストパケットはＲＤＲＡＭ＃１（１１）の
みが有効となり、このＲＤＲＡＭ＃１に対して初期化処
理が可能となる。
Ｏｕｔが“Ｈ”レベルとなりＲＤＲＡＭ＃１（１１）の
Ｓｉｎが“Ｈ”レベルになる（その他のＲＤＲＡＭのＳ
ｉｎは“Ｌ”レベル）。従って、Ｍａｓｔｅｒ（１０）
からのリクエストパケットはＲＤＲＡＭ＃１（１１）の
みが有効となり、このＲＤＲＡＭ＃１に対して初期化処
理が可能となる。
【００１３】ＤeviceＩdの設定の方法には何通りかある
が、ここでは、一例として、Ｍａｓｔｅｒ（１０）から
ＲＤＲＡＭ＃１（１１）のＤeviceＩdに、ＤeviceＩd＝
３を設定するとする。ここで、この例では、１６Ｍビッ
ト品であることから、Ａdr[35:21]＝３となる。
が、ここでは、一例として、Ｍａｓｔｅｒ（１０）から
ＲＤＲＡＭ＃１（１１）のＤeviceＩdに、ＤeviceＩd＝
３を設定するとする。ここで、この例では、１６Ｍビッ
ト品であることから、Ａdr[35:21]＝３となる。
【００１４】初期状態では、各ＲＤＲＡＭのＤeviceＩd
は“０”であり、Ｍａｓｔｅｒ（１０）からＤeviceＩd
＝０（Ａdr[35:21]＝０）のＲＤＲＡＭに対し、Ｄevice
Ｉd＝３に設定するリクエストが発生されると、この段
階では、ＲＤＲＡＭ＃１のみがこのリクエストを受付
け、ＲＤＲＡＭ＃１のＤeviceＩＤが“３”に設定され
る。以降、ＲＤＲＡＭ＃１（１１）は、Ａdr[35:21]＝
３（Ａdr[22:21]＝１１）のリクエストを受け付ける。
は“０”であり、Ｍａｓｔｅｒ（１０）からＤeviceＩd
＝０（Ａdr[35:21]＝０）のＲＤＲＡＭに対し、Ｄevice
Ｉd＝３に設定するリクエストが発生されると、この段
階では、ＲＤＲＡＭ＃１のみがこのリクエストを受付
け、ＲＤＲＡＭ＃１のＤeviceＩＤが“３”に設定され
る。以降、ＲＤＲＡＭ＃１（１１）は、Ａdr[35:21]＝
３（Ａdr[22:21]＝１１）のリクエストを受け付ける。
【００１５】ＤeviceＩＤの設定などの処理が終了した
ら初期化が終了し、当該デバイスが動作有効であること
を示すために、ＤeviceＩd＝３のＲＤＲＡＭ＃１（１１
９のＭｏｄｅ（モード）レジスタのＤＥ（ＤeviceＥnab
le；デバイスイネーブル）ビットに対して“１”を書き
込む。
ら初期化が終了し、当該デバイスが動作有効であること
を示すために、ＤeviceＩd＝３のＲＤＲＡＭ＃１（１１
９のＭｏｄｅ（モード）レジスタのＤＥ（ＤeviceＥnab
le；デバイスイネーブル）ビットに対して“１”を書き
込む。
【００１６】Ｍｏｄｅレジスタに関するブロック図を示
す図１０を用いて説明する。図１０において、１はＲＤ
ＲＡＭを表し、２はＳＯｕｔを出力するブロック、３は
外部からのＢＣ（バスコントロール）、ＢＤ（バスデー
タ）を入力し内部制御信号を発生する制御回路（コント
ローラ）、４はＡＮＤゲート、５はラッチであり、初期
化が終了し、そのＲＤＲＡＭがイネーブル状態であるこ
とを示すＭｏｄｅレジスタとして機能する。
す図１０を用いて説明する。図１０において、１はＲＤ
ＲＡＭを表し、２はＳＯｕｔを出力するブロック、３は
外部からのＢＣ（バスコントロール）、ＢＤ（バスデー
タ）を入力し内部制御信号を発生する制御回路（コント
ローラ）、４はＡＮＤゲート、５はラッチであり、初期
化が終了し、そのＲＤＲＡＭがイネーブル状態であるこ
とを示すＭｏｄｅレジスタとして機能する。
【００１７】このブロックの動作タイミングについて、
図１１のタイミング図を参照して以下に説明する。
図１１のタイミング図を参照して以下に説明する。
【００１８】Ｍａｓｔｅｒ（１０）からＭｏｄｅレジス
タのＤＥ（データイネーブル）ビットに対して、“１”
を書き込むリクエストが入力されると、制御回路３の出
力線が“Ｈ”レベルとなり、制御信号３からラッチクロ
ック信号３０２が発生する。
タのＤＥ（データイネーブル）ビットに対して、“１”
を書き込むリクエストが入力されると、制御回路３の出
力線が“Ｈ”レベルとなり、制御信号３からラッチクロ
ック信号３０２が発生する。
【００１９】これにより、ラッチ５の出力線５０１が
“Ｈ”レベルとなり、ＳＩｎ端子が“Ｈ”レベルである
と、ＲＤＲＡＭ１の出力ＳＯｕｔが“Ｈ”となる。
“Ｈ”レベルとなり、ＳＩｎ端子が“Ｈ”レベルである
と、ＲＤＲＡＭ１の出力ＳＯｕｔが“Ｈ”となる。
【００２０】これにより、図９のＲＤＲＡＭ＃１（１
１）のＳＯｕｔ端子が“Ｈ”レベルとなり、ＲＤＲＡＭ
＃２（１２）のＳＩｎが“Ｈ”レベルとなり、ＲＤＲＡ
Ｍ＃２の初期化が可能となる。
１）のＳＯｕｔ端子が“Ｈ”レベルとなり、ＲＤＲＡＭ
＃２（１２）のＳＩｎが“Ｈ”レベルとなり、ＲＤＲＡ
Ｍ＃２の初期化が可能となる。
【００２１】次に、Ｍａｓｔｅｒ（１０）からはＤevic
eＩd＝０のＲＤＲＡＭに対し、ＤeviceＩd＝２（Ａdr[3
5:21]＝２）を書き込むリクエストが発生される。この
ときＲＤＲＡＭ＃１（１１）のＤeviceＩdは“３”であ
り、ＳＩn＝“Ｈ”でかつＤeviceＩd＝０のＲＤＲＡＭ
はＲＤＲＡＭ＃２（１２）しかないため、ＲＤＲＡＭ＃
２のＤeviceＩdが“２”に設定される。以下、同様に各
デバイスの初期化を行う。図１２に、ＲＤＲＡＭ＃１〜
４のＳＩｎ、ＳＯｕｔ端子の動作タイミングを示す。
eＩd＝０のＲＤＲＡＭに対し、ＤeviceＩd＝２（Ａdr[3
5:21]＝２）を書き込むリクエストが発生される。この
ときＲＤＲＡＭ＃１（１１）のＤeviceＩdは“３”であ
り、ＳＩn＝“Ｈ”でかつＤeviceＩd＝０のＲＤＲＡＭ
はＲＤＲＡＭ＃２（１２）しかないため、ＲＤＲＡＭ＃
２のＤeviceＩdが“２”に設定される。以下、同様に各
デバイスの初期化を行う。図１２に、ＲＤＲＡＭ＃１〜
４のＳＩｎ、ＳＯｕｔ端子の動作タイミングを示す。
【００２２】
【発明が解決しようとする課題】前述したようにＲＤＲ
ＡＭでは、容量とバンク構成が異なるのみで、パッケー
ジその他は同じである。そこで、現在、１６ＭビットＲ
ＤＲＡＭを使用している装置では、基板の設計を替える
ことなく、１６Ｍビット品を装着していたところに、そ
のまま３２Ｍビット品を装着する事が物理的に可能であ
り、同一基板でシステムのメモリ容量を倍増することが
できる。これは半導体の微細加工が進むことにより十分
実現性がある。
ＡＭでは、容量とバンク構成が異なるのみで、パッケー
ジその他は同じである。そこで、現在、１６ＭビットＲ
ＤＲＡＭを使用している装置では、基板の設計を替える
ことなく、１６Ｍビット品を装着していたところに、そ
のまま３２Ｍビット品を装着する事が物理的に可能であ
り、同一基板でシステムのメモリ容量を倍増することが
できる。これは半導体の微細加工が進むことにより十分
実現性がある。
【００２３】しかし、従来のＲＤＲＡＭでは、１つのデ
バイスに１回の初期化を受け付けるため、複数個デバイ
スを使用している場合には、以下に説明する不具合があ
るため、Ｍａｓｔｅｒデバイスを変更する必要が生じ
る。
バイスに１回の初期化を受け付けるため、複数個デバイ
スを使用している場合には、以下に説明する不具合があ
るため、Ｍａｓｔｅｒデバイスを変更する必要が生じ
る。
【００２４】図１３は、図９に示した構成例において、
ＲＤＲＡＭのメモリ容量が２倍の３２Ｍビット品の場合
を説明するための図である。すなわち、図１３を参照す
ると、ＲＤＲＡＭ＃Ａ（２１）は、図９のＲＤＲＡＭ＃
１（１１）とＲＤＲＡＭ＃２（１２）を１つのＲＤＲＡ
Ｍで置き換えたもの、ＲＤＲＡＭ＃Ｂ（２２）は、図９
のＲＤＲＡＭ＃３（１３）とＲＤＲＡＭ＃４（１４）を
置き換えたものである。
ＲＤＲＡＭのメモリ容量が２倍の３２Ｍビット品の場合
を説明するための図である。すなわち、図１３を参照す
ると、ＲＤＲＡＭ＃Ａ（２１）は、図９のＲＤＲＡＭ＃
１（１１）とＲＤＲＡＭ＃２（１２）を１つのＲＤＲＡ
Ｍで置き換えたもの、ＲＤＲＡＭ＃Ｂ（２２）は、図９
のＲＤＲＡＭ＃３（１３）とＲＤＲＡＭ＃４（１４）を
置き換えたものである。
【００２５】このとき、Ｍａｓｔｅｒ（１０）が図９と
同じ制御信号を出力するとする。すなわち、図１２と同
じタイミングで初期化の処理が行われるものとする。ま
ず、Ｍａｓｔｅｒ（１０）のＳＯｕｔが“Ｈ”レベルと
なり、ＲＤＲＡＭ＃Ａの初期化が実行される。このと
き、ＲＤＲＡＭ＃ＡのＤeviceＩdはＤeviceＩd＝３（Ａ
dr[35:21]＝３）の設定がされるが、ＲＤＲＡＭ＃Ａ
は、図９のＲＤＲＡＭ＃１の２倍の容量の３２ビット品
であるため、ＤeviceＩdとしては、Ａdr[35:22]であ
り、ＲＤＲＡＭ＃１のＤeviceＩdの最下位ビットに相当
するＡdr[21]ビットは切り捨てられるため、ＲＤＲＡＭ
＃Ａとしては、ＤeviceＩd＝１（Ａdr[35:22]＝１）が
設定されることになる。
同じ制御信号を出力するとする。すなわち、図１２と同
じタイミングで初期化の処理が行われるものとする。ま
ず、Ｍａｓｔｅｒ（１０）のＳＯｕｔが“Ｈ”レベルと
なり、ＲＤＲＡＭ＃Ａの初期化が実行される。このと
き、ＲＤＲＡＭ＃ＡのＤeviceＩdはＤeviceＩd＝３（Ａ
dr[35:21]＝３）の設定がされるが、ＲＤＲＡＭ＃Ａ
は、図９のＲＤＲＡＭ＃１の２倍の容量の３２ビット品
であるため、ＤeviceＩdとしては、Ａdr[35:22]であ
り、ＲＤＲＡＭ＃１のＤeviceＩdの最下位ビットに相当
するＡdr[21]ビットは切り捨てられるため、ＲＤＲＡＭ
＃Ａとしては、ＤeviceＩd＝１（Ａdr[35:22]＝１）が
設定されることになる。
【００２６】ＤeviceＩd設定が終了するとＤeviceＩd＝
１であるＲＤＲＡＭ＃Ａ（２１）へのＭｏｄｅレジスタ
のＤＥビットへ“１”が書き込まれ、ＲＤＲＡＭ＃Ａ
（２１）のＳＯｕｔが“Ｈ”レベルとなる。
１であるＲＤＲＡＭ＃Ａ（２１）へのＭｏｄｅレジスタ
のＤＥビットへ“１”が書き込まれ、ＲＤＲＡＭ＃Ａ
（２１）のＳＯｕｔが“Ｈ”レベルとなる。
【００２７】次に、Ｍａｓｔｅｒ（１０）から、本来Ｒ
ＤＲＡＭ＃２に対する初期化設定処理が実行されるが、
このとき、ＲＤＲＡＭ＃Ｂ（２２）のＳＩｎが“Ｈ”レ
ベルとなるため、Ｍａｓｔｅｒ（１０）からのＲＤＲＡ
Ｍ＃２の初期化処理が、ＲＤＲＡＭ＃Ｂ（２２）で受け
付けられてしまう。ＲＤＲＡＭ＃２へ初期化処理は、Ｄ
eviceＩd＝２を設定するため、Ａdr[35:21]＝２すなわ
ちＡdr[35:22]＝１となり、これにより、ＲＤＲＡＭ＃
ＢのＤeviceＩdが“１”に設定されてしまい、ＲＤＲＡ
Ｍ＃Ａとの識別ができなくなる。
ＤＲＡＭ＃２に対する初期化設定処理が実行されるが、
このとき、ＲＤＲＡＭ＃Ｂ（２２）のＳＩｎが“Ｈ”レ
ベルとなるため、Ｍａｓｔｅｒ（１０）からのＲＤＲＡ
Ｍ＃２の初期化処理が、ＲＤＲＡＭ＃Ｂ（２２）で受け
付けられてしまう。ＲＤＲＡＭ＃２へ初期化処理は、Ｄ
eviceＩd＝２を設定するため、Ａdr[35:21]＝２すなわ
ちＡdr[35:22]＝１となり、これにより、ＲＤＲＡＭ＃
ＢのＤeviceＩdが“１”に設定されてしまい、ＲＤＲＡ
Ｍ＃Ａとの識別ができなくなる。
【００２８】従って、正常な初期設定を行うためには、
Ｍａｓｔｅｒデバイスの初期化タイミング設定を変更し
なければならない。すなわち、ＲＤＲＡＭの置き換えだ
けでは、容量の大きなＲＤＲＡＭへの変更ができないと
いう問題点が生じる。
Ｍａｓｔｅｒデバイスの初期化タイミング設定を変更し
なければならない。すなわち、ＲＤＲＡＭの置き換えだ
けでは、容量の大きなＲＤＲＡＭへの変更ができないと
いう問題点が生じる。
【００２９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、システム基板、
Ｍａｓｔｅｒデバイスを変更することなく、容量の大き
いＲＤＲＡＭに載せ替えることを可能とした半導体記憶
装置を提供することにある。
てなされたものであって、その目的は、システム基板、
Ｍａｓｔｅｒデバイスを変更することなく、容量の大き
いＲＤＲＡＭに載せ替えることを可能とした半導体記憶
装置を提供することにある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、プロトコル方式のアク
セス方式をとり、各デバイスにデバイス識別番号の設定
を行う半導体記憶装置において、デバイス識別番号の設
定などの初期化処理が同一デバイスに対し２回以上行わ
れた場合に初期化終了の信号が有効になることを特徴と
する。
め、本発明の半導体記憶装置は、プロトコル方式のアク
セス方式をとり、各デバイスにデバイス識別番号の設定
を行う半導体記憶装置において、デバイス識別番号の設
定などの初期化処理が同一デバイスに対し２回以上行わ
れた場合に初期化終了の信号が有効になることを特徴と
する。
【００３１】本発明においては、初期化処理が同一デバ
イスに対し１回で初期化終了の信号が有効になるように
選択可能とする手段を備える構成としてもよい。
イスに対し１回で初期化終了の信号が有効になるように
選択可能とする手段を備える構成としてもよい。
【００３２】また、本発明においては、初期化処理が同
一デバイスに対し１回で初期化終了の信号が有効になる
ように選択することを外部から設定する手段を備えるよ
うにしてもよい。
一デバイスに対し１回で初期化終了の信号が有効になる
ように選択することを外部から設定する手段を備えるよ
うにしてもよい。
【００３３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の半導体記憶装置は、その好ましい実施の
形態において、Ｒａｍｂｕｓ方式の半導体記憶装置にお
いて、初期化が終了したことを示すＭＯＤＥ（モード）
レジスタのＤＥ（データイネーブル）ビットへの書き込
みを２回以上受け付けてから初期化終了を示す信号をＳ
Ｏｕｔ端子に出力する手段を備えたものである。
する。本発明の半導体記憶装置は、その好ましい実施の
形態において、Ｒａｍｂｕｓ方式の半導体記憶装置にお
いて、初期化が終了したことを示すＭＯＤＥ（モード）
レジスタのＤＥ（データイネーブル）ビットへの書き込
みを２回以上受け付けてから初期化終了を示す信号をＳ
Ｏｕｔ端子に出力する手段を備えたものである。
【００３４】本発明の実施の形態においては、初期化を
可能とする信号（ＳＩＮ）、バスコントロール（ＢＣ）
信号、及びバスデータ（ＢＤ）信号を入力し内部制御信
号を生成出力する制御回路からのデータイネーブルビッ
トへの書込信号を入力とするフリップフロップ（図１の
６）と、該フリップフロップの出力を入力としＤＥ（デ
ータイネーブル）信号としてラッチ出力するラッチ回路
（図１の５）と、前記初期化を可能とする信号及び前記
ラッチ回路の出力の論理積（ＡＮＤ）を初期化終了を示
す出力信号として出力するゲート回路（図１の４）と、
を備え、前記制御回路から出力されるラッチコントロー
ル信号を（図１の３０２）前記フリップフロップのクロ
ック及び前記ラッチ回路のラッチ制御信号として入力す
る構成とされる。
可能とする信号（ＳＩＮ）、バスコントロール（ＢＣ）
信号、及びバスデータ（ＢＤ）信号を入力し内部制御信
号を生成出力する制御回路からのデータイネーブルビッ
トへの書込信号を入力とするフリップフロップ（図１の
６）と、該フリップフロップの出力を入力としＤＥ（デ
ータイネーブル）信号としてラッチ出力するラッチ回路
（図１の５）と、前記初期化を可能とする信号及び前記
ラッチ回路の出力の論理積（ＡＮＤ）を初期化終了を示
す出力信号として出力するゲート回路（図１の４）と、
を備え、前記制御回路から出力されるラッチコントロー
ル信号を（図１の３０２）前記フリップフロップのクロ
ック及び前記ラッチ回路のラッチ制御信号として入力す
る構成とされる。
【００３５】また、本発明の実施の形態においては、初
期化を可能とする信号、バスコントロール信号、及びバ
スデータ信号を入力とする制御回路からのデータイネー
ブルビットへの書込信号を入力とするフリップフロップ
（図４の６）と、前記制御回路からのデータイネーブル
ビットへの書込信号と、前記フリップフロップの出力と
の論理積をとるゲート回路（図４の７）と、前記ゲート
回路の出力を入力としデータイネーブル信号としてラッ
チするラッチ回路（図４の５）と、前記初期化を可能と
する信号及び前記ラッチ回路の出力の論理積を初期化終
了を示す出力信号として出力するゲート回路（図４の
４）と、を備え、前記制御回路から出力されるラッチコ
ントロール信号（図４の３０２）を前記フリップフロッ
プのクロック及び前記ラッチ回路のラッチ制御信号とし
て入力する構成とされる。
期化を可能とする信号、バスコントロール信号、及びバ
スデータ信号を入力とする制御回路からのデータイネー
ブルビットへの書込信号を入力とするフリップフロップ
（図４の６）と、前記制御回路からのデータイネーブル
ビットへの書込信号と、前記フリップフロップの出力と
の論理積をとるゲート回路（図４の７）と、前記ゲート
回路の出力を入力としデータイネーブル信号としてラッ
チするラッチ回路（図４の５）と、前記初期化を可能と
する信号及び前記ラッチ回路の出力の論理積を初期化終
了を示す出力信号として出力するゲート回路（図４の
４）と、を備え、前記制御回路から出力されるラッチコ
ントロール信号（図４の３０２）を前記フリップフロッ
プのクロック及び前記ラッチ回路のラッチ制御信号とし
て入力する構成とされる。
【００３６】また、本発明の実施の形態においては、初
期化を可能とする信号、バスコントロール信号、及びバ
スデータ信号を入力とする制御回路からのデータイネー
ブルビットへの書込信号を入力とするフリップフロップ
と、前記フリップフロップの出力または電源電位のいず
れかを選択する選択手段（図５の８、図６の９）と、前
記制御回路からのデータイネーブルビットへの書込信号
と前記選択手段の出力との論理積をとるゲート回路（図
５の７、図６の７）と、前記ゲート回路の出力を入力と
しデータイネーブル信号としてラッチするラッチ回路
（図５、図６の５）と、前記初期化を可能とする信号及
び前記ラッチ回路の出力の論理積を初期化終了を示す出
力信号として出力するゲート回路（図５、図６の４）
と、を備え、前記制御回路から出力されるラッチコント
ロール信号を（図５、図６の３０２）前記フリップフロ
ップのクロック及び前記ラッチ回路のラッチ制御信号と
して入力する構成とされる。
期化を可能とする信号、バスコントロール信号、及びバ
スデータ信号を入力とする制御回路からのデータイネー
ブルビットへの書込信号を入力とするフリップフロップ
と、前記フリップフロップの出力または電源電位のいず
れかを選択する選択手段（図５の８、図６の９）と、前
記制御回路からのデータイネーブルビットへの書込信号
と前記選択手段の出力との論理積をとるゲート回路（図
５の７、図６の７）と、前記ゲート回路の出力を入力と
しデータイネーブル信号としてラッチするラッチ回路
（図５、図６の５）と、前記初期化を可能とする信号及
び前記ラッチ回路の出力の論理積を初期化終了を示す出
力信号として出力するゲート回路（図５、図６の４）
と、を備え、前記制御回路から出力されるラッチコント
ロール信号を（図５、図６の３０２）前記フリップフロ
ップのクロック及び前記ラッチ回路のラッチ制御信号と
して入力する構成とされる。
【００３７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００３８】[実施例１]図１は、本発明の半導体記憶装
置の一実施例の構成を示す図である。図１において、１
はＲＤＲＡＭを表し、２はＳＯｕｔ出力に関するブロッ
ク、３は外部からのＢＣ（バスコントロール）、ＢＤ
（バスデータ）を入力しＭｏｄｅレジスタへの書き込み
リクエストの場合、出力線３０１を“Ｈ”レベルにし、
ラッチクロック３０２を発生する制御回路（コントロー
ラ）、４はＡＮＤゲート、５はラッチクロック３０２の
“Ｈ”レベルの時にスルーとなりフリップフロップ６の
出力線６０１のレベルを取込み、ラッチクロック３０２
が“Ｌ”レベルの時は出力線６０１のレベルを保持する
ラッチ回路、６はラッチクロック３０２の立ち下がりエ
ッジで制御回路３の出力線３０１のレベルを出力６０１
に出力するフリップフロップを示している。なお、図１
において、図１０の要素と同一要素には同一参照符号が
付されている。
置の一実施例の構成を示す図である。図１において、１
はＲＤＲＡＭを表し、２はＳＯｕｔ出力に関するブロッ
ク、３は外部からのＢＣ（バスコントロール）、ＢＤ
（バスデータ）を入力しＭｏｄｅレジスタへの書き込み
リクエストの場合、出力線３０１を“Ｈ”レベルにし、
ラッチクロック３０２を発生する制御回路（コントロー
ラ）、４はＡＮＤゲート、５はラッチクロック３０２の
“Ｈ”レベルの時にスルーとなりフリップフロップ６の
出力線６０１のレベルを取込み、ラッチクロック３０２
が“Ｌ”レベルの時は出力線６０１のレベルを保持する
ラッチ回路、６はラッチクロック３０２の立ち下がりエ
ッジで制御回路３の出力線３０１のレベルを出力６０１
に出力するフリップフロップを示している。なお、図１
において、図１０の要素と同一要素には同一参照符号が
付されている。
【００３９】図２は、本発明の一実施例の動作タイミン
グを示すタイミングチャートである。図１及び図２を参
照して、本発明の一実施例の動作について説明する。
グを示すタイミングチャートである。図１及び図２を参
照して、本発明の一実施例の動作について説明する。
【００４０】初期化が終了すると、Ｍｏｄｅレジスタへ
の書き込みリクエストが入力され、制御回路３の出力線
３０１が“Ｈ”レベルとなり、ラッチクロック３０２が
出力される。これにより、フリップフロップ６の出力が
ラッチクロック３０２の立ち下がりの後、“Ｈ”レベル
となる。ラッチクロック３０２が“Ｈ”レベルの間、出
力線６０１は“Ｌ”レベルであるため、出力線５０１は
“Ｌ”レベルのままである。このため、ＳＯｕｔ信号は
ＳＩｎが“Ｈ”レベルであっても、“Ｌ”レベルを出力
している。
の書き込みリクエストが入力され、制御回路３の出力線
３０１が“Ｈ”レベルとなり、ラッチクロック３０２が
出力される。これにより、フリップフロップ６の出力が
ラッチクロック３０２の立ち下がりの後、“Ｈ”レベル
となる。ラッチクロック３０２が“Ｈ”レベルの間、出
力線６０１は“Ｌ”レベルであるため、出力線５０１は
“Ｌ”レベルのままである。このため、ＳＯｕｔ信号は
ＳＩｎが“Ｈ”レベルであっても、“Ｌ”レベルを出力
している。
【００４１】次に２回目の初期化が終了し、Ｍｏｄｅレ
ジスタへの書き込みリクエスト入力すると、１回目と同
様、ラッチクロック３０２が発生する。このとき出力線
６０１が“Ｈ”レベルとなっているため、ラッチ５は
“Ｈ”レベルを取込み、出力線５０１が“Ｈ”レベルと
なる。よってＳＩｎが“Ｈ”レベルであれば、ＳＯｕｔ
から“Ｈ”レベルが出力される。
ジスタへの書き込みリクエスト入力すると、１回目と同
様、ラッチクロック３０２が発生する。このとき出力線
６０１が“Ｈ”レベルとなっているため、ラッチ５は
“Ｈ”レベルを取込み、出力線５０１が“Ｈ”レベルと
なる。よってＳＩｎが“Ｈ”レベルであれば、ＳＯｕｔ
から“Ｈ”レベルが出力される。
【００４２】次に、本発明の一実施例のＲＤＲＡＭにお
いて、図１３に示すような構成の場合の初期化タイミン
グチャートを図３に示す。
いて、図１３に示すような構成の場合の初期化タイミン
グチャートを図３に示す。
【００４３】図３及び図１３を参照すると、上述したよ
うに、タイミング１でＲＤＲＡＭ＃１用の初期化リクエ
ストが入力され、ＲＤＲＡＭ＃Ａ（２１）のＤeviceＩd
は“１”が設定される。この後、ＭｏｄｅレジスタのＤ
Ｅビットへ“１”を書き込んだとしてもＳＯｕｔは
“Ｈ”レベルとならない。
うに、タイミング１でＲＤＲＡＭ＃１用の初期化リクエ
ストが入力され、ＲＤＲＡＭ＃Ａ（２１）のＤeviceＩd
は“１”が設定される。この後、ＭｏｄｅレジスタのＤ
Ｅビットへ“１”を書き込んだとしてもＳＯｕｔは
“Ｈ”レベルとならない。
【００４４】次に、タイミング２で、本来ＲＤＲＡＭ＃
２の初期化設定のリクエストが発生した場合、ＳＩｎ＝
“Ｈ”でＤeviceＩd＝０のＲＤＲＡＭは存在しないため
何も実行されない。
２の初期化設定のリクエストが発生した場合、ＳＩｎ＝
“Ｈ”でＤeviceＩd＝０のＲＤＲＡＭは存在しないため
何も実行されない。
【００４５】この後、Ｍａｓｔｅｒ（１０）から本来は
ＤeviceＩd＝２であるＡdr[22:21]＝２すなわちＡdr[2
2]＝１となり、３２Ｍビット品に対してはＤeviceＩd＝
１に対してＭｏｄｅレジスタのＤＥビットへ“１”を書
き込むリクエストが発生する。このとき、ＲＤＲＡＭ＃
Ａ（２１）はＤeviceＩd＝１が設定されており、該当す
るためＲＤＲＡＭ＃Ａに対し、２回目のＤＥビットへの
書き込みとなり、前述したようにＲＤＲＡＭ＃Ａ（２
１）のＳＯｕｔが“Ｈ”レベルとなる。
ＤeviceＩd＝２であるＡdr[22:21]＝２すなわちＡdr[2
2]＝１となり、３２Ｍビット品に対してはＤeviceＩd＝
１に対してＭｏｄｅレジスタのＤＥビットへ“１”を書
き込むリクエストが発生する。このとき、ＲＤＲＡＭ＃
Ａ（２１）はＤeviceＩd＝１が設定されており、該当す
るためＲＤＲＡＭ＃Ａに対し、２回目のＤＥビットへの
書き込みとなり、前述したようにＲＤＲＡＭ＃Ａ（２
１）のＳＯｕｔが“Ｈ”レベルとなる。
【００４６】次に、Ｍａｓｔｅｒ（１０）からタイミン
グ３で、ＲＤＲＡＭ＃３の初期化リクエストが発生する
と、ＲＤＲＡＭ＃ＢがＳＩｎ＝“Ｈ”でＤeviceＩd＝０
に該当し、本来はＤeviceＩd＝１すなわちＡdr[22]＝０
となり、３２Ｍビット品であるＲＤＲＡＭ＃Ｂとして
は、ＤeviceＩd＝０が設定される。
グ３で、ＲＤＲＡＭ＃３の初期化リクエストが発生する
と、ＲＤＲＡＭ＃ＢがＳＩｎ＝“Ｈ”でＤeviceＩd＝０
に該当し、本来はＤeviceＩd＝１すなわちＡdr[22]＝０
となり、３２Ｍビット品であるＲＤＲＡＭ＃Ｂとして
は、ＤeviceＩd＝０が設定される。
【００４７】以上説明したように、本実施例では、Ｍａ
ｓｔｅｒ（１０）の発生タイミングを変更することな
く、ＲＤＲＡＭ＃ＡにＤeviceＩd＝１が設定され、ＲＤ
ＲＡＭ＃ＢにＤeviceＩd＝０が設定され、各ＲＤＲＡＭ
を識別することができるようになる。
ｓｔｅｒ（１０）の発生タイミングを変更することな
く、ＲＤＲＡＭ＃ＡにＤeviceＩd＝１が設定され、ＲＤ
ＲＡＭ＃ＢにＤeviceＩd＝０が設定され、各ＲＤＲＡＭ
を識別することができるようになる。
【００４８】[実施例２]図４は、本発明の半導体記憶装
置の第２の実施例の構成を示す図である。図４におい
て、図１の要素と同一または同等の要素には同一の参照
符号が付されている。図４を参照すると、本実施例で
は、図１に示した前記第１の実施例に、制御回路３の出
力線３０１とフリップフロップ６の出力線６０１の論理
積（ＡＮＤ）演算をとるＡＮＤゲート７を追加し、ＡＮ
Ｄゲート７の出力線７０１をラッチ５のデータ端子に入
力している。
置の第２の実施例の構成を示す図である。図４におい
て、図１の要素と同一または同等の要素には同一の参照
符号が付されている。図４を参照すると、本実施例で
は、図１に示した前記第１の実施例に、制御回路３の出
力線３０１とフリップフロップ６の出力線６０１の論理
積（ＡＮＤ）演算をとるＡＮＤゲート７を追加し、ＡＮ
Ｄゲート７の出力線７０１をラッチ５のデータ端子に入
力している。
【００４９】この実施例では、ＭｏｄｅレジスタのＤＥ
ビットへ“１”の書き込みは、前記第１の実施例と同様
の動作を行うが、“０”の書き込みがあった場合、１回
の書き込みで、ＭｏｄｅレジスタのＤＥビットを“０”
とすることができる。
ビットへ“１”の書き込みは、前記第１の実施例と同様
の動作を行うが、“０”の書き込みがあった場合、１回
の書き込みで、ＭｏｄｅレジスタのＤＥビットを“０”
とすることができる。
【００５０】[実施例３]図５は、本発明の半導体記憶装
置の第３の実施例の構成を示す図である。図５におい
て、図１の要素と同一または同等の要素には同一の参照
符号が付されている。
置の第３の実施例の構成を示す図である。図５におい
て、図１の要素と同一または同等の要素には同一の参照
符号が付されている。
【００５１】上記第１、第２の実施例は、既存のシステ
ムの構成を替えずに、基板上のＲＤＲＡＭの容量を増設
することを可能としたものであるが、新たにシステム設
計する場合に使用するＭｏｄｅレジスタに２回書き込み
を行う処理をさせなければならない。
ムの構成を替えずに、基板上のＲＤＲＡＭの容量を増設
することを可能としたものであるが、新たにシステム設
計する場合に使用するＭｏｄｅレジスタに２回書き込み
を行う処理をさせなければならない。
【００５２】そこで、本発明の第３の実施例は、Ｍｏｄ
ｅレジスタへの書き込み１回でＳＯｕｔ出力がアクティ
ブになるよう切り替える手段を提供する。
ｅレジスタへの書き込み１回でＳＯｕｔ出力がアクティ
ブになるよう切り替える手段を提供する。
【００５３】図５を参照すると、スイッチ８は任意の配
線層を使ったスイッチ（例えばＡｌ配線）で、スイッチ
８の出力線８０１をフリップフロップ６の出力線６０１
に接続すれば、上記第２の実施例と同様の動作を行い、
ＶＣＣ（“Ｈ”）レベルに接続すればフリップフロップ
６の出力は使用せず、ＭｏｄｅレジスタへのＤＥビット
への書き込み１回で、ＳＯｕｔ出力をアクティブとする
ことができる。
線層を使ったスイッチ（例えばＡｌ配線）で、スイッチ
８の出力線８０１をフリップフロップ６の出力線６０１
に接続すれば、上記第２の実施例と同様の動作を行い、
ＶＣＣ（“Ｈ”）レベルに接続すればフリップフロップ
６の出力は使用せず、ＭｏｄｅレジスタへのＤＥビット
への書き込み１回で、ＳＯｕｔ出力をアクティブとする
ことができる。
【００５４】これにより新たなシステム用のＲＤＲＡＭ
と、置き換え用のＲＤＲＡＭを拡散マスクによって品種
展開できる。
と、置き換え用のＲＤＲＡＭを拡散マスクによって品種
展開できる。
【００５５】[実施例４]図６は、本発明の半導体記憶装
置の第４の実施例の構成を示す図である。図６におい
て、図１の要素と同一または同等の要素には同一の参照
符号が付されている。
置の第４の実施例の構成を示す図である。図６におい
て、図１の要素と同一または同等の要素には同一の参照
符号が付されている。
【００５６】図６を参照すると、ボンディングパッド３
０は、組立工程時にＶＤＤ（“Ｈ”レベル）またはＧＮ
Ｄ（“Ｌ”）レベルにボンディングされる。セレクタ９
は、選択信号３００１が“Ｈ”レベルの時、フリップフ
ロップ６の出力線６０１のレベルをセレクタ９の出力線
９０１に伝達し、選択信号３００１が“Ｌ”レベルの時
ＶＣＣ（“Ｈ”レベル）を出力線９０１に伝達する。
０は、組立工程時にＶＤＤ（“Ｈ”レベル）またはＧＮ
Ｄ（“Ｌ”）レベルにボンディングされる。セレクタ９
は、選択信号３００１が“Ｈ”レベルの時、フリップフ
ロップ６の出力線６０１のレベルをセレクタ９の出力線
９０１に伝達し、選択信号３００１が“Ｌ”レベルの時
ＶＣＣ（“Ｈ”レベル）を出力線９０１に伝達する。
【００５７】例えば、ボンディングパッド３０がＶＣＣ
レベルにボンディングされると、セレクタ９の出力線９
０１はフリップフロップ６の出力線６０１のレベルが伝
達されるため、前記第２の実施例と同様の動作を行う。
本実施例では、拡散工程は同一とし、組立工程によって
品種の決定を行うことができる。
レベルにボンディングされると、セレクタ９の出力線９
０１はフリップフロップ６の出力線６０１のレベルが伝
達されるため、前記第２の実施例と同様の動作を行う。
本実施例では、拡散工程は同一とし、組立工程によって
品種の決定を行うことができる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
システム基板、Ｍａｓｔｅｒデバイスを変更することな
く、次世代の容量の大きいＲＤＲＡＭに載せ替えること
を可能としている、という効果を奏する。
システム基板、Ｍａｓｔｅｒデバイスを変更することな
く、次世代の容量の大きいＲＤＲＡＭに載せ替えること
を可能としている、という効果を奏する。
【００５９】その理由は、本発明においては、デバイス
識別番号の設定などの初期化処理が同一デバイスに対し
２回以上行われた場合に初期化終了の信号が有効になる
ように構成したことによる。
識別番号の設定などの初期化処理が同一デバイスに対し
２回以上行われた場合に初期化終了の信号が有効になる
ように構成したことによる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第１の実施例の動作タイミングを示す
図である。
図である。
【図３】本発明の第１の実施例の動作タイミングを示す
図である。
図である。
【図４】本発明の第２実施例の構成を示すブロック図で
ある。
ある。
【図５】本発明の第３実施例の構成を示すブロック図で
ある。
ある。
【図６】本発明の第４実施例の構成を示すブロック図で
ある。
ある。
【図７】ＲＤＲＡＭの動作タイミングの一例を示す図で
ある。
ある。
【図８】リクエストパケットの一例を示す図である。
【図９】ＲＤＲＡＭ４個のシステム構成の一例を示す図
である。
である。
【図１０】従来のＲＤＲＡＭのＳＯｕｔ出力に関わる回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図１１】従来のＲＤＲＡＭのＳＯｕｔ出力に関わる回
路部の動作タイミングを示す図である。
路部の動作タイミングを示す図である。
【図１２】ＲＤＲＡＭ４個のシステムでの初期化タイミ
ングを示す図である。
ングを示す図である。
【図１３】２個のＲＤＲＡＭを１つのＲＤＲＡＭで置き
換えた例を示す図である。
換えた例を示す図である。
【図１４】従来のＲＤＲＡＭでの初期化タイミングを示
す図である。
す図である。
１ ＲＤＲＡＭ
２ ＳＯｕｔ出力に関するブロック図
３ ブロック２の制御回路
４，７ ＡＮＤゲート
５ ラッチ回路
６ フリップフロップ
８ スイッチ
９ セレクタ
３０ ボンディングパッド
１０ Ｍａｓｔｅｒ
１１，１２，１３，１４，２１，２２ ＲＤＲＡＭ
１０１ ＳＩｎ信号
３０１ 制御回路３の出力線
３０２ ラッチクロック
５０１ ラッチ５出力線
６０１ フリップフロップ６出力線
７０１ ＡＮＤゲート７出力線
９０１ セレクタ９出力線
３００１ セレクタ９選択信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
G06F 13/16 - 13/18
G11C 11/34,11/401
Claims (6)
- 【請求項１】プロトコル方式のアクセス方式をとり、各
デバイスが、パケット送受信用バスの他、初期化を可能
とする信号（ＳＩｎ）を入力し、初期化終了を示す出力
信号（ＳＯｕｔ）を出力とするティジーチェーン方式で
接続され、初期化を可能とする信号（ＳＩｎ）がアクテ
ィブレベルのデバイスのみが初期化処理を行い、初期化
終了を示す出力信号（ＳＯｕｔ）をアクティブとし、こ
れにより次デバイスの初期化を可能とする信号（ＳＩ
ｎ）がアクティブとなり、次デバイスが初期化の対象と
なる構成とされ、 前記初期化処理がＭａｓｔｅｒ（マスター）デバイスが
値を順次変えてバスに出力するデバイス識別番号の設定
を含み、 自デバイスが選択されたと判断する際の比較対象となる
デバイス識別番号のビット位置がメモリ容量に起因して
相違する、半導体記憶装置において 、 デバイス識別番号の設定を含む初期化処理が同一デバイ
スに対し２回以上行われた場合に、前記初期化終了を示
す出力信号（ＳＯｕｔ）を有効とする手段を備え、前記
初期化処理が同一デバイスに対し１回で前記初期化終了
を示す出力信号（ＳＯｕｔ）が有効になるように選択可
能とする手段を備えたことを特徴とする半導体記憶装
置。 - 【請求項２】前記初期化処理が同一デバイスに対し１回
で前記初期化終了を示す出力信号（ＳＯｕｔ）が有効に
なるように選択することを外部から設定する手段を備え
たことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】プロトコル方式のアクセスを行い、各デバ
イスが、パケット送受信用バスの他、初期化を可能とす
る信号（ＳＩｎ）を入力し、初期化終了を示す出力信号
（ＳＯｕｔ）を出力とするティジーチェーン方式で接続
され、初期化を可能とする信号（ＳＩｎ）がアクティブ
レベルのデバイスのみが初期化処理を行い、初期化終了
を示す出力信号（ＳＯｕｔ）をアクティブとし、これに
より次デバイスの初期化を可能とする信号（ＳＩｎ）が
アクティブとなり、次デバイスが初期化の対象 となる構
成とされ、 前記初期化処理がＭａｓｔｅｒ（マスター）デバイスが
値を順次変えてバスに出力するデバイス識別番号の設定
を含み、 自デバイスが選択されたと判断する際の比較対象となる
デバイス識別番号のビット位置がメモリ容量に起因して
相違する、半導体記憶装置において 、 初期化が終了し自半導体記憶装置がイネーブル状態であ
ることを示すレジスタへの書き込みを２回以上受け付け
てから、前記初期化終了を示す出力信号（ＳＯｕｔ）を
アクティブとする手段を備えたことを特徴とする半導体
記憶装置。 - 【請求項４】プロトコル方式のアクセスを行い、各デバ
イスが、パケット送受信用バスの他、初期化を可能とす
る信号（ＳＩｎ）を入力し、初期化終了を示す出力信号
（ＳＯｕｔ）を出力とするティジーチェーン方式で接続
され、初期化を可能とする信号（ＳＩｎ）がアクティブ
レベルのデバイスのみが初期化処理を行い、初期化終了
を示す出力信号（ＳＯｕｔ）をアクティブとし、これに
より次デバイスの初期化を可能とする信号（ＳＩｎ）が
アクティブとなり、次デバイスが初期化の対象となる構
成とされ、 前記初期化処理がＭａｓｔｅｒ（マスター）デバイスが
値を順次変えてバスに出力するデバイス識別番号の設定
を含み、 自デバイスが選択されたと判断する際の比較対象となる
デバイス識別番号のビット位置がメモリ容量に起因して
相違する、半導体記憶装置において 、前記初期化 を可能とする信号（ＳＩｎ）、バスコントロ
ール信号（ＢＣ）、及びバスデータ信号（ＢＤ）を入力
とする制御回路からのデータイネーブルビットへの書込
信号を入力とするフリップフロップと、該フリップフロ
ップの出力を入力としデータイネーブル信号としてラッ
チするラッチ回路と、前記初期化を可能とする信号及び
前記ラッチ回路の出力の論理積をとった信号を前記初期
化終了を示す出力信号（ＳＯｕｔ）として出力するゲー
ト回路と、を備え、前記制御回路から出力されるラッチ
コントロール信号を前記フリップフロップのクロック及
び前記ラッチ回路のラッチ制御信号として入力する、こ
とを特徴とする半導体記憶装置。 - 【請求項５】プロトコル方式のアクセスを行い、各デバ
イスが、パケット送受信用バスの他、初期化を可能とす
る信号（ＳＩｎ）を入力し、初期化終了を示す出力信号
（ＳＯｕｔ）を出力とするティジーチェーン方式で接続
され、初期化を可能とする信号（ＳＩｎ）がアクティブ
レベルのデバイスのみが初期化処理を行い、初期化終了
を示す出力信号（ＳＯｕｔ）をアクティブとし、これに
より次デバイスの初期化を可能とする信号（ＳＩｎ）が
アクティブとなり、次デバイスが初期化の対象となる構
成とされ、 前記初期化処理がＭａｓｔｅｒ（マスター）デバイスが
値を順次変えてバスに出力するデバイス識別番号の設定
を含み、 自デバイスが選択されたと判断する際の比較対象となる
デバイス識別番号のビット位置がメモリ容量に起因して
相違する、半導体記憶装置において 、前記 初期化を可能とする信号（ＳＩｎ）、バスコントロ
ール信号（ＢＣ）、及びバスデータ信号（ＢＤ）を入力
とする制御回路からのデータイネーブルビットへの書込
信号を入力とするフリップフロップと、前記制御回路か
らのデータイネーブルビットへの書込信号と、前記フリ
ップフロップの出力との論理積をとる第１のゲート回路
と、前記第１のゲート回路の出力を入力としデータイネ
ーブル信号としてラッチするラッチ回路と、前記初期化
を可能とする信号及び前記ラッチ回路の出力の論理積を
とった信号を前記初期化終了を示す出力信号（ＳＯｕ
ｔ）として出力する第２のゲート回路と、を備え、前記
制御回路から出力されるラッチコントロール信号を前記
フリップフロップのクロック及び前記ラッチ回路のラッ
チ制御信号として入力する、ことを特徴とする半導体記
憶装置。 - 【請求項６】プロトコル方式のアクセスを行い、各デバ
イスが、パケット送受信用バスの他、初期化を可能とす
る信号（ＳＩｎ）を入力し、初期化終了を示す出力信号
（ＳＯｕｔ）を出力とするティジーチェーン方式で接続
され、初期化を可能とする信号（ＳＩｎ）がアクティブ
レベルのデバイスのみが初期化処理を行い、初期化終了
を示す出力信号（ＳＯｕｔ）をアクティブとし、これに
より次デバイスの初期化を可能とする信号（ＳＩｎ）が
アクティブとなり、次デバイスが初期化の対象 となる構
成とされ、 前記初期化処理がＭａｓｔｅｒ（マスター）デバイスが
値を順次変えてバスに出力するデバイス識別番号の設定
を含み、 自デバイスが選択されたと判断する際の比較対象となる
デバイス識別番号のビット位置がメモリ容量に起因して
相違する、半導体記憶装置において 、前記 初期化を可能とする信号（ＳＩｎ）、バスコントロ
ール信号（ＢＣ）、及びバスデータ信号（ＢＤ）を入力
とする制御回路からのデータイネーブルビットへの書込
信号を入力とするフリップフロップと、前記フリップフ
ロップの出力または電源電位のいずれかを選択する選択
手段と、前記制御回路からのデータイネーブルビットへ
の書込信号と前記選択手段の出力との論理積をとる第１
のゲート回路と、前記第１のゲート回路の出力を入力と
しデータイネーブル信号としてラッチするラッチ回路
と、前記初期化を可能とする信号及び前記ラッチ回路の
出力の論理積をとった信号を前記初期化終了を示す出力
信号（ＳＯｕｔ）として出力する第２のゲート回路と、
を備え、前記制御回路から出力されるラッチコントロー
ル信号を前記フリップフロップのクロック及び前記ラッ
チ回路のラッチ制御信号として入力する、ことを特徴と
する半導体記憶装置。
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