JP3949429B2 - Iicバス制御システム - Google Patents
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Description
【発明の属する技術分野】
本発明はIIC(Inter Integrated Circuit)バス制御システムに係り、特に、1つのシリアルバスライン上にスレーブアドレスが同一である2系統に分離されたデバイスが接続されたシリアルバスシステムに関するものである。
【0002】
【従来の技術】
従来、オーディオ装置やコンピュータ装置等のシステム内で、1つのシリアルバスライン上に複数のデバイスを接続して制御する際、IICバスシステムがよく用いられている。このIICバスシステムは、シリアルクロックライン(以後、クロックラインと記す)とシリアルデータライン(以後、データラインと記す)の2ラインからなるものである。
【0003】
最近のオーディオ装置やコンピュータ装置等は、高機能化に伴い、各種のICおよびこれらを制御するマイクロコントローラ等のデバイスにより構成されている。これらのデバイスがIICバスライン上に接続され、各々クロックラインとデータラインの2ラインから送信されるデジタル信号を認識して制御されている。
【0004】
これらの送信されるデジタル信号は、図8に示すようなフォーマットを有している。
【0005】
クロックSCLを伝送するクロックラインがハイレベルである期間に、データSDAを伝送するデータラインがハイレベルからローレベルに変化したときが、スタートコンディションであり、スタートコンディション発生後に、データラインはデータ転送先のデバイスを特定するアドレスまたはデータを、データSDAとして送信する。データSDAにおけるスタートコンディション後の最初の1バイトのうちの7ビット(クロックSCLの1〜7番目のクロックパルスに対応)はスレーブアドレスを指定しており、残りの1ビット(クロックSCLの8番目のクロックパルスに対応)がライトまたはリード(W/R)を指定している。
【0006】
その後、データがバイト数に関係なく送信されるが、クロックSCLの9番目のクロックパルスが発生する間にデータラインをプルダウンし、それぞれのデータを転送先のデバイスが受信したことを確認応答するためのアクノリッジ(ACK)期間としている。
【0007】
そして、クロックラインがハイレベルである期間に、データラインがローレベルからハイレベルに変化したときが、ストップコンディションであり、情報送信が終了され、バスを解放する。
【0008】
一方、上記各デバイスには、スレーブアドレスがそれぞれ割り当てられており、マスターとなるデジタル信号送受信装置(以後、マスタースレーブと記す)から送信されるデータを読み取り、各デバイスがそれぞれデバイス自身に割り当てられたスレーブアドレスと照合し、デバイス自身へのアクセスかどうかを判断し、そうである場合にはその後のデータを取り込んでいる。
【0009】
しかしながら、各デバイスに割り当てられたスレーブアドレスは数量に制限があり、同一のスレーブアドレスを持つデバイスがIICバスライン上に接続されている場合が考えられる。このような場合、接続されたデバイスのうちの1つを制御しようとしても、スレーブアドレスが同一であるデバイス全てが応答してしまい、正常動作しない。このために、同一のスレーブアドレスを持ったデバイスをIICバスライン上に配置することができない。
【0010】
これに対する対策として、例えば、特開平8−84154号には、スレーブアドレスが同一のデバイスの重複動作を回避するために、スレーブアドレスが同一のデバイスがそれぞれ接続された複数本のIICバスラインとIICマスターインタフェース(マスタースレーブ)との間に、スイッチおよびスイッチ制御装置を設け、このスイッチの切り換えを制御して有効なIICバスラインを切り換えることによって、同一のスレーブアドレスをもつデバイスを制御する方法が示されている。
【0011】
【発明が解決しようとする課題】
しかしながら、上記公報の構成では、各デバイスにデータを送受信する機能以外に、複数本のIICバスラインにどのデバイスが接続されているのかを記憶するメモリー機能およびスイッチ制御回路の制御機能が必要となる。また、スイッチを使用しているので、動作の遅延およびコストアップの問題が生じる。
【0012】
本発明は、上記の問題点を解決するためになされたもので、その目的は、1つのIICバスライン上にスレーブアドレスが同一であるデバイスが接続された場合においても、アクセス不具合が発生することなく、各デバイスを正常に制御できるIICバス制御システムを提供することにある。
【0013】
【課題を解決するための手段】
本発明に係るIICバス制御システムは、上記の課題を解決するために、2系統に分離されたデバイスのそれぞれに、同一のデータライン及び同一のクロックラインを介して、データ信号及びクロック信号を選択的に与えるIICバス制御システムにおいて、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、ハイレベルまたはローレベルの制御信号入力に応じて切り換えるクロック出力切換回路を、クロックラインと各デバイスのクロック信号入力部との間に備えたことを特徴としている。
【0014】
上記の構成により、クロック出力切換回路は、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを、制御信号入力に応じて切り換えて出力している。
【0015】
よって、IICバスライン上にスレーブアドレスが同一であるデバイスが、異なる2系統に分離されて接続されている場合、一方の系統には、クロック信号とは異なる非クロック信号が出力されるので、クロック信号と非クロック信号では、データ信号に含まれるスレーブアドレスに対する信号波形の対応関係が異なる。クロック信号を入力した一方の系統のデバイスがスレーブアドレスを正しく認識できるのだから、非クロック信号を入力した他方の系統のデバイスは、スレーブアドレスを認識することができず、動作しない。これにより、アクセス不具合が発生することなく、各デバイスを正常に制御できる。
【0016】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、上記制御信号を、各系統のデバイスの出力ポートのレベルに基づいて生成する制御信号生成回路を備えたことを特徴としている。
【0017】
上記の構成により、さらに、各系統のデバイスの出力ポートのレベルに基づき制御信号を生成している。
【0018】
よって、外部から制御信号を入力せずに、デバイスの出力により制御信号を生成しているので、外部からの制御が必要ない。
【0019】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、EX−ORゲートの入力に接続され、前記EX−ORゲートの出力を2系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴としている。
【0020】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるEX−ORゲート(排他的論理和ゲート)を用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【0021】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、EX−NORゲートの入力に接続され、前記EX−NORゲートの出力を2系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴としている。
【0022】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるEX−NORゲート(排他的否定論理和ゲート)を用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【0023】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号生成回路にて生成される前記制御信号をモニターすることを特徴としている。
【0024】
上記の構成により、さらに、制御信号をモニターしているので、その情報をあらかじめ読み取ることにより、どのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、さらに効率良く制御することが可能となる。
【0025】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ2系統に分離した後、それぞれ1本ずつのラインをANDゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ANDゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴としている。
【0026】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるANDゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ANDゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ANDゲートの出力は制御信号入力がローレベルのときには0になるから、制御されない系統のデバイスには、信号が全く入力されないので、バスノイズを軽減できる。
【0027】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ2系統に分離した後、それぞれ1本ずつのラインをORゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ORゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴としている。
【0028】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるORゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ORゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ORゲートの出力は制御信号入力がローレベルのときには1になるから、制御されない系統のデバイスには、クロック信号が入力されないので、バスノイズを軽減できる。
【0029】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するEX−ORゲートにより上記制御信号が生成されることを特徴としている。
【0030】
上記の構成により、さらに、制御信号生成回路を簡単な論理ゲートであるEX−ORゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【0031】
本発明に係るIICバス制御システムは、上記の課題を解決するために、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するEX−NORゲートにより上記制御信号が生成されることを特徴としている。
【0032】
上記の構成により、さらに、制御信号生成回路を簡単な論理ゲートであるEX−NORゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【0033】
【発明の実施の形態】
〔実施の形態1〕
本発明の実施の一形態について、図1に基づいて説明すれば、以下のとおりである。
【0034】
なお、本明細書に付随する図面には、本発明の特徴であるデジタル入力ポート、シリアルクロックライン、シリアルデータラインおよび各種ゲート等との構成を明確に示すために、各バスラインのプルアップ抵抗等、周知の回路構成は省略されている。
【0035】
また、説明をわかりやすくするために、2系統に分離され、同じスレーブアドレスを有するデバイスA、Bがそれぞれの系統に一つずつ、すなわち計2つのデバイスA、Bが、IICバスラインに接続されている場合を例に挙げて説明する。
【0036】
上記IICバス制御システムは、図1に示すように、マスターとなるデジタル信号送受信装置(以後、マスタースレーブと記す)20により、マスタースレーブ20のデジタル入出力ポート(以後、入出力ポートと記す)1、シリアルクロックライン(以後、クロックラインと記す)2およびシリアルデータライン(以後データラインと記す)3を制御することにより、デバイスA、Bにデータの送受信を行っている。
【0037】
上記IICバス制御システムのクロック出力切換回路21は、以下のように構成されている。
【0038】
入出力ポート1は、クロックライン2とともに、EX−ORゲート4の入力に接続されている。EX−ORゲート4の出力は、2系統に分離されて、デバイスAのクロック入力部SCL Aにはそのまま、デバイスBのクロック入力部SCL Bにはインバータ5を介して接続されている。また、データライン3は、2系統に分離されて、そのままデバイスAのデータ入力部SDA A、およびデバイスBのデータ入力部SDA Bに接続されている。
【0039】
また、入出力ポート1の出力は、ハイレベルおよびローレベルの制御信号として、“0”および“1”の値を取り、その電圧レベルはクロックライン2およびデータライン3と同様に設定されている。
【0040】
次に、このIICバス制御システムの制御動作について説明する。
【0041】
例えば、入出力ポート1の出力を“0”に設定した場合、クロックライン2のデジタル信号(クロック信号)はEX−ORゲート4よりそのまま出力される。EX−ORゲート4の出力はデバイスAにはそのまま接続されているため、マスタースレーブ20よりデータライン3を介して送信されたスレーブアドレスをデバイスAが認識し、デバイスAがその後に送信されるデータを取り込むように動作する。このとき、EX−ORゲート4の出力は、デバイスBにはインバータ5を介して接続されているために、クロックライン2を介して送信されたデジタル信号が反転し、データライン3を介して送信されたスレーブアドレスと信号波形の対応関係が全く異なるため、デバイスBはスレーブアドレスを認識できず動作しない。
【0042】
逆に、入出力ポート1の出力を“1”に設定した場合、EX−ORゲート4の出力はクロックライン2のデジタル信号が反転したものとなり、デバイスAはスレーブアドレスを認識できず動作しない。このとき、EX−ORゲート4の出力は、デバイスBにインバータ5を介して接続しているので、マスタースレーブから送信されたクロックライン2のデジタル信号に復元されるため、デバイスBはマスタースレーブを認識し、データを取り込むように動作する。
【0043】
また、データライン3は各デバイスA、Bにそのまま接続されているため、各デバイスA、Bがデータを正しく受信したことを示すACK信号がACK期間(図8参照)に、各デバイスA、Bからマスタースレーブ20に送信される。これにより、マスタースレーブ20は、IICバスラインの制御が完了したことを確認することができる。
【0044】
このように、クロックライン2と各系統のデバイスA、Bのクロック入力部SCL A、SCL Bとの間に、クロック出力切換回路21を設け、入出力ポート1の出力を制御することにより、クロック出力切換回路21にハイレベルまたはローレベルの制御信号を入力すると共に、その制御信号の入力に応じて、クロック信号と、クロック信号とは異なる非クロック信号とを、クロック出力切換回路21が出力する状態を切り換えるようになっている。これによって、スレーブアドレスが同一であるデバイスA、Bにアクセス不具合が発生することなく、正常に制御することが可能となる。
【0045】
〔実施の形態2〕
本発明の他の実施の一形態について、図2および図3に基づいて説明すれば、以下のとおりである。
【0046】
上記IICバス制御システムは、図2に示すように、図1の入出力ポート1の出力の代わりに、デバイスAの出力ポート6AおよびデバイスBの出力ポート6Bの出力レベルを用いて、制御信号を生成している。
【0047】
すなわち、入力がデバイスAの出力ポート6AとデバイスBの出力ポート6Bとに接続され、出力がEX−ORゲート4の入力に接続されたEX−ORゲート7によって、制御信号生成回路を構成している。本実施形態では、EX−ORゲート7の出力が、図1で示した入出力ポート1の出力の役割を担うものである。なお、EX−ORゲート7の出力は、マスタースレーブ20に設けたデジタル入力ポート8によってモニターされている。
【0048】
各デバイスA、Bの出力ポート6A、6Bは、各デバイスA、Bに電源が投入された後、“0”もしくは“1”のどちらかの値となっている。なお、この値は同じデバイスである場合、その回路構成上、同じ値となっていることが多い。
【0049】
まず、各デバイスA、Bの出力ポート6A、6Bが同じ値である場合、EX−ORゲート7の出力は“0”となる。この場合、実施の形態1(図1参照)にて説明したように、入出力ポート1の出力が“0”の状態と同様であるため、マスタースレーブ20からデータライン3を介して送信されたスレーブアドレスをデバイスAが認識し、データを取り込むように動作する。
【0050】
次に、各デバイスA、Bの出力ポート6A、6Bが異なる値である場合、EX−ORゲート7の出力は“1”となる。よって、実施の形態1(図1参照)にて説明したように、入出力ポート1の出力が“1”の状態と同様であり、デバイスBがスレーブアドレスを認識し、データを取り込むように動作する。
【0051】
また、マスタースレーブ20は、出力ポート6A、6Bがどの値をとっているかは、初期状態では認識できないが、実際に動作完了したデバイスからマスタースレーブ20へACK期間(図8参照)に送信されるACK信号を読み取ることにより認識できる。
【0052】
従って、まず、デバイスA、Bのどちらか一方を制御した後、出力ポート変更の内容が含まれるデータのみを再送信することにより、そのデバイスの出力ポートの設定を変更し、もう一方のデバイスを制御することが可能となる。
【0053】
また、EX−ORゲート7の出力をモニターするデジタル入力ポート8を、マスタースレーブ20に追加したので、その情報をマスタースレーブ20があらかじめ読み取ることにより、どちらのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、さらに効率良く制御することが可能となる。
【0054】
また、図2において、EX−OR7の代わりに、図3に示すように、EX−NOR9を接続してもよい。
【0055】
この場合、EX−NOR9の出力は各デバイスA、Bの出力ポート6A、6Bが同じ値である場合には“1”となり、異なる値である場合には“0”となる。この場合の動作に関しては、EX−OR7の出力がそれぞれ“1”、“0”の場合と同じであるので説明は省略する。
【0056】
〔実施の形態3〕
本発明の他の実施の一形態について、図4および図5に基づいて説明すれば、以下のとおりである。
【0057】
上記IICバス制御システムのクロック出力切換回路22は、図4に示すように、以下のように構成されている。
【0058】
入出力ポート1からの出力、およびクロックライン2とデータライン3とは最初に2系統に分離されている。そして、入出力ポート1とクロックライン2とが、ANDゲート10の入力に接続されている。ANDゲート10の出力は、デバイスAのクロック入力部SCL Aに接続されている。さらに、クロックライン2とインバータ12を介しての入出力ポート1とが、ANDゲート11の入力に接続されている。ANDゲート11の出力は、デバイスBのクロック入力部SCL Bに接続されている。また、データライン3は、デバイスAのデータ入力部SDA A、およびデバイスBのデータ入力部SDA Bにそのまま接続されている。
【0059】
次に、このIICバス制御システムの制御動作について説明する。
【0060】
まず、入出力ポート1の出力を“1”に設定した場合、クロックライン2のデジタル信号(クロック信号)は、ANDゲート10の出力よりそのままデバイスAに出力されるので、マスタースレーブ20よりデータライン3を介して送信されたスレーブアドレスをデバイスAが認識し、データを取り込むように動作する。一方、ANDゲート11の出力は、デバイスBに対して、インバータ12を介して接続されているので、入出力ポート1のデジタル情報が反転され、ANDゲート11には入出力ポート1の出力が“0”として入力される。従って、ANDゲート11の出力は“0”となり、クロックライン2を介して送信されたデジタル信号はデバイスBに送信されないため、デバイスBはスレーブアドレスを認識できず動作しない。
【0061】
入出力ポート1の出力を“0”に設定した場合、ANDゲート10の出力は“0”となり、デバイスAにはクロックライン2を介して送信されたデジタル信号が送信されなくなり、デバイスAはスレーブアドレスを認識できず動作しない。逆に、入出力ポート1の出力はインバータ12にて反転され、ANDゲート11には入出力ポート1の出力が“1”として入力される。その結果、ANDゲート11の出力からはクロックライン2を介して送信されたデジタル信号がそのままデバイスBに出力され、マスタースレーブ20よりデータライン3を介して送信されたスレーブアドレスをデバイスBが認識し、データを取り込むように動作する。
【0062】
また、データライン3は、分離して各デバイスA、Bにそれぞれそのまま接続されているため、各デバイスA、Bがデータを正しく受信したことを示すACK信号がACK期間(図8参照)に、各デバイスA、Bからマスタースレーブ20に送信される。これにより、マスタースレーブ20は、IICバスラインの制御が完了したことを確認することができる。
【0063】
このように、スレーブアドレスが同一であるデバイスにアクセス不具合が発生することなく、正常に制御することが可能となると共に、制御しない側のデバイスにはデジタル信号が全く入力されないため、バスノイズ等が軽減される。
【0064】
また、図4におけるANDゲート10、11の代わりに、ORゲート13、14を用いて、同様にクロック出力切換回路23を構成することも可能である。このIICバス制御システムは、図5に示すように、以下のように構成されている。
【0065】
図4と同様に、入出力ポート1からの出力、およびクロックライン2とデータライン3とは最初に2系統に分離されている。そして、クロックライン2とインバータ15を介しての入出力ポート1とが、ORゲート13の入力に接続されている。ORゲート13の出力は、デバイスAのクロック入力部SCL Aに接続されている。さらに、入出力ポート1とクロックライン2とが、ORゲート14の入力に接続されている。ORゲート14の出力は、デバイスBのクロック入力部SCL Bに接続されている。また、データライン3は、デバイスAのデータ入力部SDA A、およびデバイスBのデータ入力部SDA Bにそのまま接続されている。
【0066】
次に、このIICバス制御システムの制御動作について説明する。
【0067】
まず、入出力ポート1の出力を“1”に設定した場合、入出力ポート1のデジタル情報はインバータ15により反転され、ORゲート13に“0”として入力される。よって、ORゲート13の出力からは、クロックライン2のデジタル信号(クロック信号)がそのままデバイスAに出力されるため、マスタースレーブ20よりデータライン3を介して送信されたスレーブアドレスをデバイスAが認識し、データを取り込むように動作する。一方、入出力ポート1の出力はそのまま“1”としてORゲート14に入力される。従って、ORゲート14のデバイスBに対する出力は“1”のままとなり、クロックライン2のデジタル信号はデバイスBに送信されなくなり、デバイスBは動作しない。
【0068】
入出力ポート1の出力を“0”に設定した場合、入出力ポート1のデジタル情報はインバータ15により反転され、ORゲート13に“1”として入力される。よって、ORゲート13のデバイスAに対する出力は“1”のままとなり、クロックライン2のデジタル信号はデバイスAに送信されなくなり、デバイスAは動作しない。一方、入出力ポート1の出力はORゲート14にはそのまま“0”として入力されるので、ORゲート14の出力からは、デバイスBに対してクロックライン2のデジタル信号がそのまま出力されるので、マスタースレーブ20よりデータライン3を介して送信されたスレーブアドレスをデバイスBが認識し、データを取り込むように動作する。
【0069】
〔実施の形態4〕
本発明の他の実施の一形態について、図6および図7に基づいて説明すれば、以下のとおりである。
【0070】
上記IICバス制御システムは、図6に示すように、図4にて示した入出力ポート1の出力の代わりにデバイスAの出力ポート6AおよびデバイスBの出力ポート6Bの出力レベルを用いて、制御信号を生成している。
【0071】
すなわち、入力がデバイスAの出力ポート6AとデバイスBの出力ポート6Bとに接続され、出力がANDゲート10、11の入力に接続されたEX−ORゲート16によって制御信号生成回路を構成している。本実施の形態では、EX−ORゲート16の出力が、図4にて示した入出力ポート1の出力の役割を担うものである。なお、EX−ORゲート16の出力は、マスタースレーブ20に設けられたデジタル入力ポート8によってモニターされている。
【0072】
EX−ORゲート16の出力状態については、実施の形態2にて図2を用いて既に説明したので省略する。
【0073】
EX−ORゲート16の出力が“1”である場合、図4にて上述したように、デバイスAはマスタースレーブ20よりデータライン3を介して送信されたスレーブアドレスを認識し、データを取り込むように動作するが、デバイスBは動作しない。また、EX−ORゲート16の出力が“0”である場合、デバイスAは動作せず、逆に、デバイスBがマスタースレーブ20よりデータライン3を介して送信されたスレーブアドレスを認識し、データを取り込むように動作する。
【0074】
また、マスタースレーブ20は、出力ポート6A、6Bがどの値をとっているかは初期状態では認識できないが、実際に動作完了したデバイスからマスタースレーブ20へACK期間(図8参照)に送信されるACK信号を読み取ることにより認識できる。
【0075】
従って、まず、デバイスA、Bのどちらか一方を制御した後、出力ポート変更の内容が含まれるデータのみを再送信することにより、そのデバイスの出力ポートの設定を変更し、もう一方のデバイスを制御することが可能となる。
【0076】
また、EX−ORゲート16の出力をモニターするデジタル入力ポート8を、マスタースレーブ20に追加したので、その情報をマスタースレーブ20があらかじめ読み取ることことにより、どちらのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、効率良く制御することが可能となる。
【0077】
また、図6におけるANDゲート10、11の代わりに図7のようにORゲート13、14を用いても同様に制御が可能である。
【0078】
なお、本構成の動作は、上述した図5にての制御方法と、入出力ポート1の出力を使用するか、EX−ORゲート16の出力を使用するかの違いだけであるため、説明を省略する。
【0079】
また、図1から図3においてはインバータ5を、図4および図6においてはインバータ12を、それぞれデバイスB側に付けているが、説明上、デバイスB側に付けただけであり、デバイスA側に付けてもよい。その際、制御方法は上述した内容と逆になる。
【0080】
また、さらに、図5および図7においてはインバータ15をデバイスA側に付けているが、説明上、デバイスA側に付けただけであり、デバイスB側に付けてもよい。その際、制御方法は上述した内容と逆になる。
【0081】
以上のように、本発明は、クロックを伝送するシリアルクロックラインとデータを伝送するシリアルデータラインの二つの信号線で構成されるバスインターフェイスにおいて、スレーブアドレスが全く同じ二つのデバイスを有し、前記デバイスを別々に制御するためのデジタル入力ポートを備えたことを特徴するIICバス制御システムである。
【0082】
【発明の効果】
本発明に係るIICバス制御システムは、以上のように、2系統に分離されたデバイスのそれぞれに、同一のデータライン及び同一のクロックラインを介して、データ信号及びクロック信号を選択的に与えるIICバス制御システムにおいて、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、ハイレベルまたはローレベルの制御信号入力に応じて切り換えるクロック出力切換回路を、クロックラインと各デバイスのクロック信号入力部との間に備えた構成である。
【0083】
それゆえ、クロック出力切換回路は、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを、制御信号入力に応じて切り換えて出力している。
【0084】
よって、IICバスライン上にスレーブアドレスが同一であるデバイスが、異なる2系統に分離されて接続されている場合、一方の系統には、クロック信号とは異なる非クロック信号とが出力されるので、クロック信号上のスレーブアドレスを表すデジタル情報が異なり、その系統に接続されているデバイスがスレーブアドレスを認識せず、動作しない。これにより、アクセス不具合が発生することなく、各デバイスを正常に制御できる。
【0085】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、上記制御信号を、各系統のデバイスの出力ポートのレベルに基づいて生成する制御信号生成回路を備えた構成である。
【0086】
それゆえ、さらに、各系統のデバイスの出力ポートのレベルに基づき制御信号を生成している。
【0087】
よって、外部から制御信号を入力せずに、デバイスの出力により制御信号を生成しているので、外部からの制御が必要ない。
【0088】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、EX−ORゲートの入力に接続され、前記EX−ORゲートの出力を2系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されている構成である。
【0089】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるEX−ORゲートを用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【0090】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、EX−NORゲートの入力に接続され、前記EX−NORゲートの出力を2系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されている構成である。
【0091】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるEX−NORゲートを用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【0092】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、前記制御信号生成回路にて生成される前記制御信号をモニターする構成である。
【0093】
それゆえ、さらに、制御信号をモニターしているので、その情報をあらかじめ読み取ることにより、どのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、さらに効率良く制御することが可能となる。
【0094】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ2系統に分離した後、それぞれ1本ずつのラインをANDゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ANDゲートとの間にインバータを介して、前記クロック出力切換回路が構成されている構成である。
【0095】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるANDゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ANDゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ANDゲートの出力は制御信号入力がローレベルのときには0になるから、制御されない系統のデバイスには、信号が全く入力されないので、バスノイズを軽減できる。
【0096】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ2系統に分離した後、それぞれ1本ずつのラインをORゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ORゲートとの間にインバータを介して、前記クロック出力切換回路が構成されている構成である。
【0097】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるORゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ORゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ORゲートの出力は制御信号入力がローレベルのときには1になるから、制御されない系統のデバイスには、クロック信号が入力されないので、バスノイズを軽減できる。
【0098】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するEX−ORゲートにより上記制御信号が生成される構成である。
【0099】
それゆえ、さらに、制御信号生成回路を簡単な論理ゲートであるEX−ORゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【0100】
本発明に係るIICバス制御システムは、以上のように、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するEX−NORゲートにより上記制御信号が生成される構成である。
【0101】
それゆえ、さらに、制御信号生成回路をEX−NORゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【図面の簡単な説明】
【図1】本発明に係るIICバス制御システムの本実施の形態の構成を示す模式図である。
【図2】IICバス制御システムの本実施の別の形態の構成を示す模式図である。
【図3】図2におけるIICバス制御システムの構成の変形を示す模式図である。
【図4】IICバス制御システムの本実施の別の形態の構成を示す模式図である。
【図5】図4におけるIICバス制御システムの構成の変形を示す模式図である。
【図6】IICバス制御システムの本実施の別の形態の構成を示す模式図である。
【図7】図6におけるIICバス制御システムの構成の変形を示す模式図である。
【図8】デジタル信号のフォーマットを示す説明図である。
【符号の説明】
1 デジタル入出力ポート
2 シリアルクロックライン(クロックライン)
3 シリアルデータライン(データライン)
4 EX−ORゲート
5 インバータ
6A 出力ポート
6B 出力ポート
7 EX−ORゲート
8 デジタル入力ポート
9 EX−NORゲート(制御信号生成回路)
10 ANDゲート
11 ANDゲート
12 インバータ
13 ORゲート
14 ORゲート
15 インバータ
16 EX−ORゲート(制御信号生成回路)
20 マスタースレーブ
21 クロック出力切換回路
22 クロック出力切換回路
23 クロック出力切換回路
A デバイス
B デバイス
SCL A クロック入力部(クロック信号入力部)
SCL B クロック入力部(クロック信号入力部)
SDA A データ入力部
SDA B データ入力部
Claims (8)
- 2系統に分離されたデバイスのそれぞれに、同一のデータライン及び同一のクロックラインを介して、データ信号及びクロック信号を選択的に与えるIICバス制御システムにおいて、
各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、ハイレベルまたはローレベルの制御信号入力に応じて切り換えるクロック出力切換回路を、クロックラインと各デバイスのクロック信号入力部との間に備えるとともに、上記制御信号を、各系統のデバイスの出力ポートのレベルに基づいて生成する制御信号生成回路を備えたことを特徴するIICバス制御システム。 - 前記制御信号を伝送するラインと前記クロックラインとが、EX−ORゲートの入力に接続され、前記EX−ORゲートの出力を2系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴とする請求項1に記載のIICバス制御システム。
- 前記制御信号を伝送するラインと前記クロックラインとが、EX−NORゲートの入力に接続され、前記EX−NORゲートの出力を2系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴とする請求項1に記載のIICバス制御システム。
- 前記制御信号生成回路にて生成される前記制御信号をモニターすることを特徴とする請求項1に記載のIICバス制御システム。
- 前記制御信号を伝送するラインと前記クロックラインとをそれぞれ2系統に分離した後、それぞれ1本ずつのラインをANDゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ANDゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴とする請求項1または4に記載のIICバス制御システム。
- 前記制御信号を伝送するラインと前記クロックラインとをそれぞれ2系統に分離した後、それぞれ1本ずつのラインをORゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ORゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴とする請求項1または4に記載のIICバス制御システム。
- 上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するEX−ORゲートにより上記制御信号が生成されることを特徴とする請求項1から6の何れか1項に記載のIICバス制御システム。
- 上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するEX−NORゲートにより上記制御信号が生成されることを特徴とする請求項1から6の何れか1項に記載のIICバス制御システム。
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