KR20060114270A - 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는전자장치 - Google Patents

마스터디바이스, 그 제어방법과 마스터디바이스를 갖는전자장치 Download PDF

Info

Publication number
KR20060114270A
KR20060114270A KR1020050036315A KR20050036315A KR20060114270A KR 20060114270 A KR20060114270 A KR 20060114270A KR 1020050036315 A KR1020050036315 A KR 1020050036315A KR 20050036315 A KR20050036315 A KR 20050036315A KR 20060114270 A KR20060114270 A KR 20060114270A
Authority
KR
South Korea
Prior art keywords
line
communication protocol
clock
slave device
master device
Prior art date
Application number
KR1020050036315A
Other languages
English (en)
Other versions
KR100687923B1 (ko
Inventor
김영찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050036315A priority Critical patent/KR100687923B1/ko
Priority to US11/398,680 priority patent/US20060246931A1/en
Priority to CNB2006100771230A priority patent/CN100444147C/zh
Publication of KR20060114270A publication Critical patent/KR20060114270A/ko
Application granted granted Critical
Publication of KR100687923B1 publication Critical patent/KR100687923B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Dc Digital Transmission (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 마스터 디바이스 및 그 제어방법에 관한 것이다. 본 발명에 따른 마스터 디바이스는 소정의 통신 규약을 통해 슬레이브 디바이스와 통신하고, 상기 통신 규약에 따른 통신을 위한 제1 라인 및 제2 라인과; 상기 통신 규약 상의 정지조건에 대응하는 제1 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스에 전송하고, 상기 제1 라인 및/또는 상기 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하며, 상기 정지조건이 만족되지 않은 것으로 판단된 경우 상기 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스로 전송하는 제어부를 포함하는 것을 특징으로 한다. 이에 의하여 슬레이브 디바이스와의 통신이 정상적으로 종료되지 않은 경우 통신이 정상적으로 종료되도록 하여 또 다른 통신이 이루어지도록 할 수 있다.

Description

마스터디바이스, 그 제어방법과 마스터디바이스를 갖는 전자장치 {MASTER DEVICE, CONTROL METHOD THEREOF AND ELECTRONIC APPARATUS HAVING MASTER DEVICE}
도 1은 본 발명의 제1실시예에 따른 전자장치의 제어블럭도이고,
도 2는 I2C 통신 규약을 따르는 마스터 디바이스와 슬레이브 디바이스 간의 일반적인 통신 신호를 도시한 도면이고,
도 3은 본 발명의 제1실시예에 따른 전자장치의 마스터 디바이스와 슬레이브 디바이스간에 I2C 통신 규약상의 읽기 모드 상태에서의 클럭 펄스와 데이터 신호를 도시한 도면이고,
도 4는 도 3의 클럭 펄스 중 손실되는 일부의 클럭 펄스를 도시한 도면이고,
도 5는 도 4의 클럭 펄스 중 일부가 손실된 후에 슬레이브 디바이스가 데이터 라인을 로우 레벨로 유지시키는 상태를 도시한 도면이고,
도 6은 도 5의 데이터 라인이 로우 레벨로 유지된 경우 이를 복구하기 위한 인가되는 정지신호를 도면이고,
도 7은 본 발명의 제1실시예에 따른 전자장치의 제어흐름도이고,
도 8은 본 발명의 제2실시예에 따른 전자장치의 제어블럭도이고,
도 9는 본 발명의 제2실시예에 따른 전자장치의 제어흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 마스터 디바이스 2 : 슬레이브 디바이스
3 : 전원 4 : 제어부
5 : 피드백 라인
본 발명은, 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는 전자장치에 관한 것으로서 보다 상세하게는 소정의 통신 규약에 따른 슬레이브 디바이스와 통신을 하는 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는 전자장치에 관한 것이다.
일반적으로 디바이스간 통신에는 USB, IEEE 1394, RC 232, I2C 등 통신규약에 따른 다양한 방식이 존재한다. 특히 I2C 는 IC칩들 간에 두개의 버스 라인을 이용하여 통신하기 위해 개발되어 최근에는 장치간, 예를 들어 컴퓨터와 디스플레이장치 사이의 통신에도 이용되고 있다.
I2C 통신은 클럭 펄스가 전송되는 클럭 라인(SCL)과 데이터 신호가 전송되는 데이터 라인(SDA)을 이용하는 방식으로서 각각의 라인은 풀업저항을 통해 구동전원에 풀업되어 있고, 정상상태에서는 각 라인에 하이 레벨이 유지되거나 펄스 신호가 전송된다.
그러나 클럭 라인(SCL)과 데이터 라인(SDA)을 통한 통신 중에 주변잡음이나 기능 고장 등의 이유로 적어도 어느 하나의 라인이 로우 레벨로 천이되어 유지되는 경우 원활한 데이터 전송이 이루어지지 못하게 된다.
예를 들어 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브 디바이스에 의해 데이터 라인(SDA)이 로우 레벨을 유지하는 경우 I2C 통신 규약 상의 마스터로 동작하는 마스터 디바이스가 데이터 라인(SDA)을 하이 레벨로 천이 시키려 해도 슬레이브 디바이스에 의해 데이터 라인(SDA)이 로우 레벨로 유지되고 있으므로 데이터 라인(SDA)은 하이 레벨로 천이 되지 못해 결국 마스터 디바이스에서 슬레이브 디바이스와의 통신을 종료하려고 해도 종료되지 못하는 문제가 발생한다.
마찬가지로, 슬레이브 디바이스에 의해 클럭 라인(SCL)이 로우 레벨로 유지되는 경우 마스터 디바이스가 클럭 펄스를 인가하려 해도 클럭 라인(SCL)에는 올바른 클럭 펄스가 인가되지 못한다.
따라서, 전술한 바와 같이 마스터 디바이스와 슬레이브 디바이스 간의 통신 간에 소정의 에러가 발생하는 경우 에러를 복구하여 정상적인 통신이 가능하도록 하는 장치, 또는 방법이 필요하다.
따라서 본 발명의 목적은, 마스터 디바이스와 슬레이브 디바이스 간의 통신에 있어서, 에러가 발생하는 경우 에러를 복구하여 통신 가능한 상태로 전환하도록 만들어 주는 장치 및 제어방법을 제공하는 것이다.
상기 목적은, 본 발명에 따라 소정의 통신 규약을 통해 슬레이브 디바이스와 통신하는 마스터 디바이스에 있어서, 상기 통신 규약에 따른 통신을 위한 제1 라인 및 제2 라인과; 상기 통신 규약 상의 정지조건에 대응하는 제1 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스에 전송하고, 상기 제1 라인 및/또는 상기 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하며, 상기 정지조건이 만족되지 않은 것으로 판단된 경우 상기 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스로 전송하는 제어부를 포함하는 것을 특징으로 하는 마스터 디바이스에 의해 달성된다.
여기서, 상기 제어부에 의해 전송되는 상기 제2신호는 상기 통신 규약 상의 개시조건을 더 만족시키기 위한 신호일 수 있다.
여기서, 상기 통신 규약은 I2C 통신 규약을 포함하고; 상기 제1 라인은 상기 I2C 통신 규약 상의 클럭 라인이고, 상기 제2 라인은 상기 I2C 통신 규약 상의 데이터 라인일 수 있다.
여기서, 상기 제어부는 상기 데이터 라인이 로우 레벨로 유지되는 경우 상기 정지조건이 만족하지 않은 것으로 판단할 수 있다.
여기서, 상기 제어부에 의해 전송되는 상기 제2 신호는 상기 클럭 라인을 통해 전송되는 소정 개수의 클럭 펄스와, 상기 데이터 라인을 통해 전송되며 상기 각 클럭 펄스마다 상기 I2C의 개시조건 및 정지조건에 해당하는 데이터 신호를 포함할 수 있다.
여기서, 상기 소정 개수는 9개 이내의 개수일 수 있다.
한편, 상기 목적은, 본 발명의 다른 분야에 따라 I2C (inter integrated circuit) 통신 규약 상의 마스터로 동작하는 마스터디바이스에 있어서, 상기 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브디바이스와 연결된 클럭 라인 및 데이터 라인과; 클럭 펄스를 상기 클럭 라인 상에 인가하고, 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 상기 슬레이브디바이스를 초기화 시키는 제어부를 포함하는 것을 특징으로 하는 마스터디바이스에 의해 달성될 수 있다.
여기서, 상기 제어부는 상기 슬레이브디바이스가 초기화되도록 소정의 리셋제어신호를 상기 슬레이브디바이스에 인가할 수 있다.
여기서, 상기 제어부는 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 초기화 되고, 상기 슬레이브디바이스는 상기 제어부의 초기화에 따라 초기화 될 수 있다.
한편, 상기 목적은, 본 발명의 다른 분야에 따라 소정의 통신 규약을 통해 슬레이브 디바이스와 통신하는 마스터 디바이스의 제어방법에 있어서, 상기 통신 규약에 따른 통신을 위한 제1 라인 및 제2 라인을 마련하는 단계와; 상기 통신 규약 상의 정지조건에 대응하는 제1 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스에 전송하는 단계와; 상기 제1 라인 및/또는 상기 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하는 단계와; 상기 정지조건이 만족되지 않은 것으로 판단된 경우 상기 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스로 전송하는 단계를 포함하는 것을 특징으로 하는 마스터 디바이스의 제어방법에 의해 달성될 수 있다.
여기서, 상기 제2 신호는 상기 통신 규약 상의 개시조건을 더 만족시키기 위한 신호일 수 있다.
여기서, 상기 통신 규약은 I2C 통신 규약을 포함하고; 상기 제1 라인은 상기 I2C 통신 규약 상의 클럭 라인이고, 상기 제2 라인은 상기 I2C 통신 규약 상의 데이터 라인일 수 있다.
여기서, 상기 데이터 라인의 하이 및 로우 레벨을 감지하는 단계를 더 포함하고; 상기 데이터 라인이 로우 레벨로 유지되는 경우 상기 정지조건이 만족하지 않은 것으로 판단하는 것을 특징으로 할 수 있다.
한편, 상기 목적은, 본 발명의 다른 분야에 따라 I2C (inter integrated circuit) 통신 규약 상의 마스터로 동작하는 마스터디바이스의 제어방법에 있어서, 상기 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브디바이스와 연결되는 클럭 라인 및 데이터 라인을 마련하는 단계와; 클럭 펄스를 상기 클럭 라인 상에 인가하는 단계와; 상기 클럭 라인의 하이 및 로우 레벨을 판단하는 단계와; 상기 클럭 라인이 로우 레벨로 유지되고 있다고 판단하는 경우 상기 슬레이브디바이스를 초기화 시키는 단계를 포함하는 것을 특징으로 하는 마스터디바이스의 제어방법에 의해 달성될 수 있다.
한편, 상기 목적은, 본 발명의 다른 분야에 따라 전자장치에 있어서, 소정의 통신 규약을 통해 슬레이브 디바이스와 통신하는 마스터 디바이스와; 상기 통신 규약에 따라 상기 마스터 디바이스와 상기 슬레이브 디바이스간의 통신을 위한 제1 라인 및 제2 라인을 포함하고, 상기 마스터 디바이스는 상기 통신 규약 상의 정지조건에 대응하는 제1 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스에 전송하고, 상기 제1 라인 및/또는 상기 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하며, 상기 정지조건이 만족되지 않은 것으로 판단된 경우 상기 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스로 전송하는 것을 특징으로 하는 전자장치에 의해 달성될 수 있다.
여기서, 상기 마스터 디바이스에 의해 전송되는 상기 제2신호는 상기 통신 규약 상의 개시조건을 더 만족시키기 위한 신호일 수 있다.
여기서, 상기 통신 규약은 I2C 통신 규약을 포함하고; 상기 제1 라인은 상기 I2C 통신 규약 상의 클럭 라인이고, 상기 제2 라인은 상기 I2C 통신 규약 상의 데이터 라인일 수 있다.
여기서, 상기 마스터 디바이스는 I2C 통신 규약 상의 읽기 모드로 통신할 수 있다.
여기서, 상기 마스터 디바이스는 상기 데이터 라인이 로우 레벨로 유지되는 경우 상기 정지조건이 만족하지 않은 것으로 판단할 수 있다.
여기서, 상기 마스터 디바이스에 의해 전송되는 상기 제2 신호는 상기 클럭 라인을 통해 전송되는 소정 개수의 클럭 펄스와, 상기 데이터 라인을 통해 전송되며 상기 각 클럭 펄스마다 상기 I2C의 개시조건 및 정지조건에 해당하는 데이터 신호를 포함할 수 있다.
여기서, 상기 소정 개수는 9개 이내의 개수일 수 있다.
한편, 상기 목적은, 본 발명의 다른 분야에 따라 전자장치에 있어서, I2C (inter integrated circuit) 통신 규약 상의 마스터로 동작하는 마스터디바이스와; 상기 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브디바이스와 연결된 클럭 라인 및 데이터 라인을 포함하고, 상기 마스터 디바이스는 클럭 펄스를 상기 클럭 라인 상에 인가하고, 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 상기 슬레이브 디바이스를 초기화 시키는 것을 특징으로 하는 전자장치에 의해 달성될 수 있다.
여기서, 상기 마스터 디바이스는 상기 슬레이브 디바이스를 초기화 시키기 위해 소정의 리셋제어신호를 상기 슬레이브 디바이스에 인가할 수 있다.
여기서, 상기 마스터 디바이스는 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 초기화 되고, 상기 슬레이브 디바이스는 상기 마스터 디바이스의 초기화에 따라 초기화 될 수 있다.
이하에서는 첨부도면을 참조하여 본 발명에 대해 상세히 설명한다.
본 발명의 제1실시예에 따른 전자장치는 도 1에 도시된 바와 같이 마스터 디바이스(1)와, 마스터 디바이스(1)와 슬레이브 디바이스(2)간의 소정의 통신 규약에 따른 통신을 위한 제1 라인 및 제 2 라인을 포함한다.
여기서, 마스터 디바이스(1)는 슬레이브 디바이스(2)와의 통신을 종료시키려고 하는 경우에 통신 규약 상의 정지조건에 대응하는 제1 신호를 제1라인 및 제2 라인을 통해 슬레이브 디바이스(2)에 전송한다.
그리고 마스터 디바이스(1)는 제1 라인 및/또는 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하고, 정지조건이 만족되지 않은 것으로 판단된 경우 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스(2)로 전송한다.
여기서 마스터 디바이스(1)는 슬레이브 디바이스(2)와 통신을 하고 제1 라인 및/또는 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하기 위해 제1라인 및 제2라인과 연결되는 제어부(4)와, 제1라인 및/또는 제2라인과 제어부(4)의 소정의 포트를 연결하는 피드백 라인(5)을 포함 할 수 있다.
이하, 본 발명의 제1실시예에 따른 전자장치의 마스터 디바이스(1)에 관하여 I2C 통신을 예로 들어 자세히 설명한다.
본 발명에 따른 마스터 디바이스(1)는 I2C 통신 규약 상의 마스터로 동작하는 디바이스이고, I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브 디바이스(2)와 도2에 도시된 바와 같이 클럭 라인(SCL)과 데이터 라인(SDA)을 이용하여 신호를 주고 받는다.
개시조건은 I2C 통신을 시작하기 위한 조건으로서, 클럭 신호가 인가되는 클럭 라인(SCL)이 하이 레벨을 유지한 상태에서 데이터 신호가 전송되는 데이터 라인(SDA)이 하이 레벨에서 로우 레벨로 천이되도록 하는 개시신호가 인가되면 개시조건이 만족하게 된다.
또한, 정지조건은 I2C 통신을 종료하기 위한 조건으로서, 클럭 라인(SCL)이 하이 레벨을 유지한 상태에서 데이터 라인(SDA)이 로우 레벨에서 하이 레벨로 천이 되도록 하는 제1신호가 인가된 경우 정지조건이 만족하게 된다.
한편, I2C 통신 모드는 쓰기 모드와 읽기 모드를 포함한다. 여기서, 쓰기 모드는 마스터 디바이스(1)에서 슬레이브 디바이스(2)로 데이터를 전송하는 모드이고, 읽기 모드는 슬레이브 디바이스(2)로부터 마스터 디바이스(1)에 데이터가 전송되는 모드이다.
읽기 모드에 있어서의 신호 흐름은 도3에 도시된 바와 같다.
도 3을 참조하여 설명하면, 마스터 디바이스(1)에서 제공하는 클럭 펄스에 따라 슬레이브 디바이스(2)는 데이터 라인(SDA)을 통해 데이터 신호를 전송한다. 슬레이브 디바이스(2)로부터 데이터 전송이 끝난 경우 마스터 디바이스(1)는 정지조건에 대응하는 제1신호를 슬레이브 디바이스(2)에 전송함으로써 마스터 디바이스(1)와 슬레이브 디바이스(2) 간의 통신은 종료된다.
그런데, 도4에 도시된 바와 같이 주위 잡음이나 기타 여하한 이유로 인해 마스터 디바이스(1)로부터 인가된 클럭 펄스의 일부가 손실된 경우, 슬레이브 디바이스(2)는 정지조건을 만족시키기 위한 클럭 펄스를 데이터 전송을 위한 클럭 펄스로 판단하고 데이터를 전송한다.
따라서, 전술한 바와 같이 클럭 펄스 일부가 손실된 경우 정지조건을 만족하기 위한 제1신호의 클럭 펄스가 인가되는 경우 슬레이브 디바이스(2)는 아직 전송되지 못한 데이터를 전송하게 되고, 전송되는 데이터가 로우 레벨을 갖는 경우 도 5에 도시된 바와 같이 데이터 라인(SDA)이 슬레이브 디바이스(2)에 의해 로우 레벨로 유지된다.
이처럼 슬레이브 디바이스(2)에 의해 로우 레벨로 유지되는 경우 마스터 디바이스(1)에 의해 데이터 라인(SDA)이 하이 레벨을 갖도록 할 수 없으므로, 마스터 디바이스(1)와 슬레이브 디바이스(2)는 계속 통신이 종료되지 못한 상태를 유지하게 된다.
상기와 같이 통신이 종료되지 못한 상태가 유지되면 또 다른 통신이 이루어 질 수 없다. 따라서 마스터 디바이스(1)는 정지조건을 만족하는 제1신호를 인가한 후에 데이터 라인(SDA)의 하이 또는 로우 레벨 상태를 검출하여 정지조건이 만족되지 않았다고 판단하는 경우에는 다시 정지조건을 만족시키기 위한 제2신호를 인가한다.
여기서, 제2 신호는 클럭 라인을 통해 전송되는 소정 개수의 클럭 펄스와, 데이터 라인을 통해 전송되며 상기 각 클럭 펄스마다 상기 I2C의 개시조건 및 정지조건에 해당하는 데이터 신호를 포함할 수 있다.
도6에 도시된 바와 같이 제2신호는 하나의 클럭 펄스가 하이 레벨을 유지하는 상태에서 데이터 라인(SDA)이 하이레벨에서 로우레벨로, 그리고 로우레벨에서 다시 하이레벨로 천이되도록 하여 개시조건과 정지조건을 만족시킨다.
손실된 클럭 펄스의 최대 개수가 9개이므로 제2신호에 포함된 클럭 펄스의 소정 개수는 9개로 정해질 수 있다.
9개 클럭 펄스를 포함하는 제2신호를 전송하는 동안 슬레이브 디바이스(2)는 전송해야할 비트를 모두 전송하게 됨으로써 더 이상 데이터 라인(SDA)을 로우 레벨로 유지 시키지 않고, 그에 따라 마스터 디바이스(1)와 슬레이브 디바이스(2)는 통 신을 정상적으로 종료할 수 있게 된다.
본 발명의 제1실시예에 따른 마스터 디바이스(1)의 제어흐름을 도7을 참조하여 설명하면 다음과 같다.
I2C 통신에 있어서 슬레이브 디바이스(2)와의 통신 종료하고자 하는 경우 마스터 디바이스(1)는 정지조건을 만족하는 제1신호를 인가한다(S10).
여기서, 제1신호는 클럭 라인(SCL)이 하이 레벨로 유지되는 상태에서 데이터 라인(SDA)이 하이 로우 레벨에서 하이 레벨로 천이되는 신호이다.
마스터 디바이스(1)는 제1신호 인가 후에 데이터 라인(SDA)의 전압레벨을 검출하여 정지조건이 만족되는지를 판단한다(S20). 데이터 라인(SDA)이 로우 레벨로 유지되는 경우 정지조건이 만족되지 않았다고 판단하여 정지조건을 만족시키기 위한 제2신호를 인가한다(S30,S40,S50,S60).
제2신호는 개시조건 및 정지조건을 만족하는 클럭 펄스 및 데이터 신호를 포함하고(S40), 클럭 펄스의 개수가 9개가 될 때까지(S60) 제2신호는 계속 인가된다. 이에 의해 마스터 디바이스(1)와 슬레이브 디바이스(2) 간의 통신은 정상적으로 종료된다.
이하에서는, 도 8 및 도 9를 참조하여, 본 발명의 제2 실시예에 따른 전자장치를 상세히 설명한다.
도 8에 도시된 바와 같이 본 발명의 제2실시예에 따른 전자장치는 I2C (inter integrated circuit) 통신 규약 상의 마스터로 동작하는 마스터 디바이스(11)와 상기 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브 디바이스(12)와 연 결된 클럭 라인 및 데이터 라인을 포함한다.
또한 본 발명의 제2실시예에 따른 전자장치는 마스터 디바이스(11)로부터 슬레이브 디바이스(12)로 리셋제어신호를 인가하기 위한 리셋라인을 포함할 수 있다.
마스터 디바이스(11)는 데이터를 송/수신 하기 위한 클럭 펄스를 클럭 라인(SCL)에 인가하고, 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 슬레이브 디바이스(12)의 기능고장이 그 원인이라 판단하고 슬레이브 디바이스(12)를 초기화 시키기 위한 리셋제어신호를 리셋라인에 인가한다.
이때 마스터 디바이스(11)는 스스로 초기화 하는 명령을 인가하고, 그에 대응하여 슬레이브 디바이스(12)가 초기화 될 수도 있다.
본 발명의 제2실시예에 따른 I2C 통신 규약상의 마스터로 동작하는 마스터 디바이스(11)의 제어 흐름을 도9를 참조하여 설명하면 다음과 같다.
마스터 디바이스(11)는 슬레이브 디바이스(12)와의 통신을 위해 클럭 라인(SCL)에 클럭 펄스를 인가한다(S70).
클럭 라인(SCL)의 전압레벨을 검출한 결과 클럭 라인(SCL)이 로우 레벨로 유지되는 경우(S80) 슬레이브 디바이스(12)에 리셋제어 신호를 인가하여 슬레이브 디바이스(12)를 초기화 시킨다(S90).
마스터 디바이스(11)는 슬레이브 디바이스(12)를 초기화 시킨 후 다시 I2C 통신을 시도하게 된다.
비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다.
특히, 최근의 DDC를 지원하는 모니터를 갖는 컴퓨터 시스템에 있어서는 컴퓨터와 모니터간의 I2C 통신이 가능하므로 컴퓨터와 모니터 간의 통신에 있어서도 본 발명이 적용될 수 있다.
발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 소정의 통신 규약에 따라 통신을 하는 장치들 간에 통신이 정상적으로 종료되지 않거나 어느 디바이스에서 기능고장이 발생하는 경우, 정상적으로 통신을 종료시키거나 디바이스를 초기화 시켜 디바이스 간의 통신을 원활히 할 수 있도록 하는 효과를 달성할 수 있다.

Claims (24)

  1. 소정의 통신 규약을 통해 슬레이브 디바이스와 통신하는 마스터 디바이스에 있어서,
    상기 통신 규약에 따른 통신을 위한 제1 라인 및 제2 라인과;
    상기 통신 규약 상의 정지조건에 대응하는 제1 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스에 전송하고, 상기 제1 라인 및/또는 상기 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하며, 상기 정지조건이 만족되지 않은 것으로 판단된 경우 상기 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스로 전송하는 제어부를 포함하는 것을 특징으로 하는 마스터 디바이스.
  2. 제1항에 있어서,
    상기 제어부에 의해 전송되는 상기 제2신호는 상기 통신 규약 상의 개시조건을 더 만족시키기 위한 신호인 것을 특징으로 하는 마스터 디바이스.
  3. 제2항에 있어서,
    상기 통신 규약은 I2C 통신 규약을 포함하고;
    상기 제1 라인은 상기 I2C 통신 규약 상의 클럭 라인이고, 상기 제2 라인은 상기 I2C 통신 규약 상의 데이터 라인인 것을 특징으로 하는 마스터 디바이스.
  4. 제3항에 있어서,
    상기 제어부는 상기 데이터 라인이 로우 레벨로 유지되는 경우 상기 정지조건이 만족하지 않은 것으로 판단하는 것을 특징으로 하는 마스터 디바이스.
  5. 제3항에 있어서,
    상기 제어부에 의해 전송되는 상기 제2 신호는 상기 클럭 라인을 통해 전송되는 소정 개수의 클럭 펄스와, 상기 데이터 라인을 통해 전송되며 상기 각 클럭 펄스마다 상기 I2C의 개시조건 및 정지조건에 해당하는 데이터 신호를 포함하는 것을 특징으로 하는 마스터 디바이스.
  6. 제5항에 있어서,
    상기 소정 개수는 9개 이내의 개수인 것을 특징으로 하는 마스터 디바이스.
  7. I2C (inter integrated circuit) 통신 규약 상의 마스터로 동작하는 마스터디바이스에 있어서,
    상기 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브디바이스와 연결된 클럭 라인 및 데이터 라인과;
    클럭 펄스를 상기 클럭 라인 상에 인가하고, 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 상기 슬레 이브디바이스를 초기화 시키는 제어부를 포함하는 것을 특징으로 하는 마스터디바이스.
  8. 제7항에 있어서,
    상기 제어부는 상기 슬레이브디바이스가 초기화되도록 소정의 리셋제어신호를 상기 슬레이브디바이스에 인가하는 것을 특징으로 하는 마스터디바이스.
  9. 제7항에 있어서,
    상기 제어부는 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 초기화 되고,
    상기 슬레이브디바이스는 상기 제어부의 초기화에 따라 초기화되는 것을 특징으로 하는 마스터디바이스.
  10. 소정의 통신 규약을 통해 슬레이브 디바이스와 통신하는 마스터 디바이스의 제어방법에 있어서,
    상기 통신 규약에 따른 통신을 위한 제1 라인 및 제2 라인을 마련하는 단계와;
    상기 통신 규약 상의 정지조건에 대응하는 제1 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스에 전송하는 단계와;
    상기 제1 라인 및/또는 상기 제2 라인의 전압 레벨에 기초하여 상기 정지조 건이 만족되었는지 여부를 판단하는 단계와;
    상기 정지조건이 만족되지 않은 것으로 판단된 경우 상기 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스로 전송하는 단계를 포함하는 것을 특징으로 하는 마스터 디바이스의 제어방법.
  11. 제10항에 있어서,
    상기 제2 신호는 상기 통신 규약 상의 개시조건을 더 만족시키기 위한 신호인 것을 특징으로 하는 마스터 디바이스의 제어방법.
  12. 제11항에 있어서,
    상기 통신 규약은 I2C 통신 규약을 포함하고;
    상기 제1 라인은 상기 I2C 통신 규약 상의 클럭 라인이고, 상기 제2 라인은 상기 I2C 통신 규약 상의 데이터 라인인 것을 특징으로 하는 마스터 디바이스의 제어방법.
  13. 제12항에 있어서,
    상기 데이터 라인의 하이 및 로우 레벨을 감지하는 단계를 더 포함하고;
    상기 데이터 라인이 로우 레벨로 유지되는 경우 상기 정지조건이 만족하지 않은 것으로 판단하는 것을 특징으로 하는 마스터 디바이스의 제어방법.
  14. I2C (inter integrated circuit) 통신 규약 상의 마스터로 동작하는 마스터디바이스의 제어방법에 있어서,
    상기 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브디바이스와 연결되는 클럭 라인 및 데이터 라인을 마련하는 단계와;
    클럭 펄스를 상기 클럭 라인 상에 인가하는 단계와;
    상기 클럭 라인의 하이 및 로우 레벨을 판단하는 단계와;
    상기 클럭 라인이 로우 레벨로 유지되고 있다고 판단하는 경우 상기 슬레이브디바이스를 초기화 시키는 단계를 포함하는 것을 특징으로 하는 마스터디바이스의 제어방법.
  15. 전자장치에 있어서,
    소정의 통신 규약을 통해 슬레이브 디바이스와 통신하는 마스터 디바이스와;
    상기 통신 규약에 따라 상기 마스터 디바이스와 상기 슬레이브 디바이스간의 통신을 위한 제1 라인 및 제2 라인을 포함하고,
    상기 마스터 디바이스는 상기 통신 규약 상의 정지조건에 대응하는 제1 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스에 전송하고, 상기 제1 라인 및/또는 상기 제2 라인의 전압 레벨에 기초하여 상기 정지조건이 만족되었는지 여부를 판단하며, 상기 정지조건이 만족되지 않은 것으로 판단된 경우 상기 정지조건을 만족시키기 위한 제2 신호를 상기 제1 라인 및 상기 제2 라인을 통해 상기 슬레이브 디바이스로 전송하는 것을 특징으로 하는 전자장치.
  16. 제15항에 있어서,
    상기 마스터 디바이스에 의해 전송되는 상기 제2신호는 상기 통신 규약 상의 개시조건을 더 만족시키기 위한 신호인 것을 특징으로 하는 전자장치.
  17. 제16항에 있어서,
    상기 통신 규약은 I2C 통신 규약을 포함하고;
    상기 제1 라인은 상기 I2C 통신 규약 상의 클럭 라인이고, 상기 제2 라인은 상기 I2C 통신 규약 상의 데이터 라인인 것을 특징으로 하는 전자장치.
  18. 상기 제17항에 있어서,
    상기 마스터 디바이스는 I2C 통신 규약 상의 읽기 모드로 통신하는 것을 특징으로 하는 전자장치.
  19. 제18항에 있어서,
    상기 마스터 디바이스는 상기 데이터 라인이 로우 레벨로 유지되는 경우 상기 정지조건이 만족하지 않은 것으로 판단하는 것을 특징으로 하는 전자장치.
  20. 제18항에 있어서,
    상기 마스터 디바이스에 의해 전송되는 상기 제2 신호는 상기 클럭 라인을 통해 전송되는 소정 개수의 클럭 펄스와, 상기 데이터 라인을 통해 전송되며 상기 각 클럭 펄스마다 상기 I2C의 개시조건 및 정지조건에 해당하는 데이터 신호를 포함하는 것을 특징으로 하는 전자장치.
  21. 제20항에 있어서,
    상기 소정 개수는 9개 이내의 개수인 것을 특징으로 하는 전자장치.
  22. 전자장치에 있어서,
    I2C (inter integrated circuit) 통신 규약 상의 마스터로 동작하는 마스터디바이스와;
    상기 I2C 통신 규약 상의 슬레이브로 동작하는 슬레이브디바이스와 연결된 클럭 라인 및 데이터 라인을 포함하고,
    상기 마스터 디바이스는 클럭 펄스를 상기 클럭 라인 상에 인가하고, 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 상기 슬레이브 디바이스를 초기화 시키는 것을 특징으로 하는 전자장치.
  23. 제22항에 있어서,
    상기 마스터 디바이스는 상기 슬레이브 디바이스를 초기화 시키기 위해 소정 의 리셋제어신호를 상기 슬레이브 디바이스에 인가하는 것을 특징으로 하는 전자장치.
  24. 제22항에 있어서,
    상기 마스터 디바이스는 상기 클럭 펄스의 인가 후 상기 클럭 라인이 소정 시간 동안 로우 레벨로 유지되는 것이 감지되는 경우 초기화 되고,
    상기 슬레이브 디바이스는 상기 마스터 디바이스의 초기화에 따라 초기화되는 것을 특징으로 하는 전자장치.
KR1020050036315A 2005-04-29 2005-04-29 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는전자장치 KR100687923B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050036315A KR100687923B1 (ko) 2005-04-29 2005-04-29 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는전자장치
US11/398,680 US20060246931A1 (en) 2005-04-29 2006-04-06 Master device, control method thereof, and electronic device having master device
CNB2006100771230A CN100444147C (zh) 2005-04-29 2006-04-27 主设备及其控制方法和具有主设备的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036315A KR100687923B1 (ko) 2005-04-29 2005-04-29 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는전자장치

Publications (2)

Publication Number Publication Date
KR20060114270A true KR20060114270A (ko) 2006-11-06
KR100687923B1 KR100687923B1 (ko) 2007-02-27

Family

ID=37195264

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036315A KR100687923B1 (ko) 2005-04-29 2005-04-29 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는전자장치

Country Status (3)

Country Link
US (1) US20060246931A1 (ko)
KR (1) KR100687923B1 (ko)
CN (1) CN100444147C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100877275B1 (ko) * 2006-03-28 2009-01-09 산요덴키가부시키가이샤 마스터 통신 회로 및 슬레이브 통신 회로
US8509057B2 (en) 2008-05-30 2013-08-13 Advantest Corporation Communication system, test apparatus, communication apparatus, communication method and test method

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102662902B (zh) * 2012-03-30 2015-05-13 中兴通讯股份有限公司 一种防止i2c总线锁定的方法、装置及系统
JP6370132B2 (ja) * 2014-07-01 2018-08-08 西部電機株式会社 通信異常検出装置、通信異常検出方法及びプログラム
US9990330B2 (en) * 2014-10-29 2018-06-05 Qualcomm Incorporated Simultaneous edge toggling immunity circuit for multi-mode bus
JP6792314B2 (ja) * 2016-04-22 2020-11-25 ソニーセミコンダクタソリューションズ株式会社 通信装置、通信方法、プログラム、および、通信システム
CN106201984A (zh) * 2016-07-15 2016-12-07 青岛海信电器股份有限公司 一种数据读取方法及装置
CN108170627A (zh) * 2017-12-12 2018-06-15 晶晨半导体(上海)股份有限公司 一种通过时钟信号控制的数据传输方法
TWI811597B (zh) * 2020-12-18 2023-08-11 新唐科技股份有限公司 恢復通訊界面中斷的方法及通訊界面控制器
CN113342726B (zh) * 2021-06-22 2022-09-06 上海料聚微电子有限公司 一种i2c总线系统、具有外加电压工作模式的芯片和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5878234A (en) * 1996-09-10 1999-03-02 Sierra Wireless, Inc. Low power serial protocol translator for use in multi-circuit board electronic systems
KR0184402B1 (ko) * 1996-12-24 1999-05-15 대우전자주식회사 I₂c 버스의 인터럽트 발생 장치
US6622188B1 (en) * 1998-09-30 2003-09-16 International Business Machines Corporation 12C bus expansion apparatus and method therefor
US6530029B1 (en) * 1999-09-23 2003-03-04 National Semiconductor Corporation I2C/SMBus start-stop detecting circuit that reduces the likelihood of stalling the bus due to glitches on the data line
US6453422B1 (en) * 1999-12-23 2002-09-17 Intel Corporation Reference voltage distribution for multiload i/o systems
US6799233B1 (en) * 2001-06-29 2004-09-28 Koninklijke Philips Electronics N.V. Generalized I2C slave transmitter/receiver state machine
FR2839827B1 (fr) * 2002-05-14 2005-07-15 St Microelectronics Sa Circuit de detection de depart, circuit de detection d'arret, et circuit de detection de donnees transmises selon le protocole iic
JP2005084792A (ja) * 2003-09-05 2005-03-31 Alpine Electronics Inc データ通信ユニット
CN1292360C (zh) * 2004-01-18 2006-12-27 中兴通讯股份有限公司 一种实现自动读写内部集成电路设备的装置和方法
JP4791696B2 (ja) * 2004-03-02 2011-10-12 オンセミコンダクター・トレーディング・リミテッド データ転送メモリ及びモジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100877275B1 (ko) * 2006-03-28 2009-01-09 산요덴키가부시키가이샤 마스터 통신 회로 및 슬레이브 통신 회로
US8509057B2 (en) 2008-05-30 2013-08-13 Advantest Corporation Communication system, test apparatus, communication apparatus, communication method and test method

Also Published As

Publication number Publication date
CN1855083A (zh) 2006-11-01
CN100444147C (zh) 2008-12-17
US20060246931A1 (en) 2006-11-02
KR100687923B1 (ko) 2007-02-27

Similar Documents

Publication Publication Date Title
KR100687923B1 (ko) 마스터디바이스, 그 제어방법과 마스터디바이스를 갖는전자장치
KR102035986B1 (ko) 타이밍 컨트롤러와 상기 타이밍 컨트롤러를 포함하는 디스플레이 시스템
KR101490895B1 (ko) 제어 버스를 사용하는 전자 디바이스들의 발견
US20040148451A1 (en) USB controlling apparatus for data transfer between computers and method for the same
JP2007164765A (ja) Ｉｉｃバス通信システム、スレーブ装置およびｉｉｃバス通信制御方法
US9940277B2 (en) Multi-channel peripheral interconnect supporting simultaneous video and bus protocols
US10579569B2 (en) Universal serial bus type-C interface circuit and pin bypass method thereof
KR20070075787A (ko) 유에스비 장치 및 유에스 장치를 포함하는 데이터 처리시스템
WO2007030978A1 (fr) Procede, appareil de reinitialisation et equipement pour effectuer la reinitialisation d'un dispositif maitre dans un bus i2c
US10977206B2 (en) Data communication device and method for data communication
JP2008065364A (ja) 拡張システム、アドインカード及び外部装置
KR20060111202A (ko) 디스플레이장치 및 그 제어방법과, 통신시스템
US11792361B2 (en) Redriver capable of switching between linear and limited modes
JP2001306413A (ja) Ｕｓｂ通信デバイス
US10909062B2 (en) Circuit device and electronic apparatus
KR100791464B1 (ko) 디스플레이장치 및 그 제어방법
KR102495030B1 (ko) 클록 장애를 복원하는 수신 장치 및 이를 포함하는 전송 시스템
US8941693B2 (en) Method and apparatus for providing reduced power usage of a display interface
KR20100135642A (ko) 타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치
JPH11288338A (ja) Ｕｓｂコントローラ及びこれを搭載したデバイス
TWI792840B (zh) Usb晶片及其操作方法
KR20190127570A (ko) 디스플레이 장치 및 그의 드라이버
JP5587642B2 (ja) 通信デバイスおよび通信システム
TWI447589B (zh) 電子支付終端與維護工具間經由ｕｓｂ連結之資料交換
KR20090024419A (ko) Ｕｓｂ를 이용한 통신방법 및 통신장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140128

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150129

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee