KR20100135642A - 타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치 - Google Patents

타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치 Download PDF

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Abstract

송수신하는 장치는 메모리와 연결되어 있는 마스터 타이밍 제어기, 그리고 마스터 타이밍 제어기에 직렬로 연결되어 있는 복수의 슬레이브 타이밍 제어기를 포함한다. 마스터 타이밍 제어기는 메모리로부터 데이터를 수신하여, 복수의 슬레이브 타이밍 제어기 중 인접한 슬레이브 타이밍 제어기로 데이터를 전송한다. 그리고, 각 슬레이브 타이밍 제어기는 복수의 슬레이브 타이밍 제어기 중 제1 방향으로 인접한 슬레이브 타이밍 제어기로부터 데이터를 수신하여 복수의 슬레이브 타이밍 제어기 중 제1 방향과 다른 방향인 제2 방향으로 인접한 슬레이브 타이밍 제어기로 데이터를 전송한다.
타이밍 제어기, I2C(Inter-Integrated Circuit), 메모리, 마스터 모드, 슬레이브 모드

Description

타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치{TIMING CONTROLLER, APPARATUS FOR DATA SENDING AND RECEVING USING TIMING CONTROLLER}
본 발명은 타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치에 관한 것이다.
표시 장치, 예를 들어 액정 표시 장치(Liquid Crystal Display, LCD)의 대형화로 I2C(Inter-Integrated Circuit) 인터페이스를 이용하여 데이터를 송수신하는 시스템은 메모리, 예를 들어 이이피롬(eeprom)과 타이밍 제어기(Timing Controller)를 두 개 이상 사용하고 있으며, 그에 따라 동일한 디바이스 주소(address)가 두 개 이상 존재하는 멀티드롭(Multi-Drop) 방식의 버스 구조로 동작하게 된다. 여기서, 인터페이스를 이용하여 데이터를 송수신하는 시스템은 I2C 버스 프로토콜을 기반으로 멀티드롭 방식의 버스 구조로 동작하는 장치이다. 이때, 표시 장치에 형성된 복수의 데이터선으로 영상을 나타내는 데이터 신호를 공급하기 위한 소스 구동부가 타이밍 제어기에 포함되어 있을 수도 있다.
이러한 멀티드롭 방식의 버스 구조에서 타이밍 제어기는 최초에 슬레이브 모드로 동작하게 되는데, 소정의 시간 동안 외부에서 I2C 시작 신호가 전송되지 않으 면 스스로 마스터 모드로 동작하여 메모리와 통신하게 된다.
따라서, 멀티드롭 방식의 버스 구조에서는 동일한 시간에 타이밍 제어기가 각각 마스터 모드로 동작하게 되어 서로 메모리와 I2C 통신을 수행하게 된다. 만일, 복수의 타이밍 제어기 중 어느 하나가 메모리와 통신에 성공하더라도 타이밍 제어기가 메모리의 데이터를 정상적으로 수신했는가에 대한 서로 다른 응답 신호(ACK)를 메모리로 전송하게 되어 I2C 통신이 정상적으로 수행될 수 없게 되는 문제점이 발생한다.
따라서, 동일한 디바이스 주소가 두 개 이상 존재하는 멀티드롭(Multi-Drop) 방식의 버스 구조에서 효율적인 I2C 통신을 수행하기 위한 기술이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 동일한 디바이스 주소가 두 개 이상 존재하는 멀티드롭(Multi-Drop) 방식의 버스 구조에서 마스터 타이밍 제어기로 설정된 타이밍 제어기가 메모리와 먼저 I2C 통신을 수행하여 데이터를 수신한 후 인접한 슬레이브 타이밍 제어기로 데이터를 전송하도록 제어할 수 있는 타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 데이터 송수신 장치는 메모리와 연결되어 있는 마스터 타이밍 제어기, 그리고 상기 마스터 타이밍 제어기에 직렬로 연결되어 있는 복수의 슬레이브 타이밍 제어기를 포함하며, 상기 마스터 타이밍 제어기는 상기 메모리로부터 데이터를 수신하여, 상기 복수의 슬레이브 타이밍 제어기 중 인접한 슬레이브 타이밍 제어기로 상기 데이터를 전송하고, 각 슬레이브 타이밍 제어기는 상기 복수의 슬레이브 타이밍 제어기 중 제1 방향으로 인접한 슬레이브 타이밍 제어기로부터 상기 데이터를 수신하여 상기 복수의 슬레이브 타이밍 제어기 중 상기 제1 방향과 다른 방향인 제2 방향으로 인접한 슬레이브 타이밍 제어기로 상기 데이터를 전송한다.
본 발명의 다른 특징에 데이터를 송수신하는 타이밍 제어기는 클록 신호를 수신하는 제1 클록 입력단자, 상기 클록 신호에 동기를 맞춰 상기 데이터를 수신하는 제1 데이터 입출력단자, 인접한 타이밍 제어기에 연결되어 있는 제2 클록 출력단자, 상기 인접한 타이밍 제어기에 연결되어 있는 제2 데이터 입출력 단자, 그리고 상기 클록 신호를 상기 제2 클록 출력단자로 출력하고, 상기 제2 클록 출력 단자로 출력하는 상기 클록 신호에 동기를 맞춰 상기 제2 데이터 입출력 단자로 상기 데이터를 출력하는 칩 본체를 포함한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따르면 멀티드랍(Multi-Drop) 방식의 버스 구조에서 복수의 타이밍 제어기 중 마스터 타이밍 제어기만이 메모리와 일대일로 통신함에 따라, 복수의 타이밍 제어기와 메모리 사이의 충돌을 방지하여 보다 효율적으로 I2C 통신을 수행할 수 있다.
그리고, 본 발명의 실시예에 따르면, I2C 버스 구조의 변경 없이 타이밍 제어기마다 외부로부터 설정된 신호에 따라 마스터 타이밍 제어기와 슬레이브 타이밍 제어기로 구분되어 동작함에 따라 보다 효율적으로 I2C 통신을 수행하기 위한 기판 제작에 드는 생산 비용을 감소시킬 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 종래 데이터를 송수신하는 데이터 송수신 장치에서의 I2C 통신의 한 예를 나타내는 도면이며, 도 2는 도 1에 도시한 송수신 시스템에서의 I2C 인터페이스를 설명하기 위한 신호를 나타내는 도면이다.
도 1을 참고하면, 종래 데이터 송수신 장치는 메모리(20)와 동일한 디바이스 주소를 갖는 복수의 타이밍 제어기(Timing Controller, TCON)(30-31)를 포함한다. 여기서, 메모리는 예를 들어 이이피롬(Electrically Erasable Programmable Read-Only Memory, eeprom)일 수 있다. 각 타이밍 제어기는 표시부(도시하지 않음)에 형성된 복수의 데이터선(도시하지 않음) 중 일부 데이터선을 구동하기 위한 소스 구 동부를 포함할 수도 있다.
복수의 타이밍 제어기(30-32)는 최초에 슬레이브 모드로 동작하게 되는데, 소정의 시간 동안 외부에서 I2C 통신 시작 신호가 전송되지 않으면 스스로 마스터 모드로 동작하여 메모리(20)와 통신을 시도하게 된다. 즉, 도 2를 참고하면, 마스터 모드로 동작하는 복수의 타이밍 제어기(30-32) 각각은 메모리(20)와 통신을 수행하기 위해, 메모리(20)로 I2C 통신 시작 신호(START)(40)를 전송하며, 이어 통신하고자 하는 메모리(20)의 주소(SLAVE ADDRESS)(41)를 송신한다. 그리고, 복수의 타이밍 제어기(30-32) 각각은 읽기/쓰기를 선택하는 R/W 신호(READ/WRITE) (42)를 전송한 후, 메모리(20)로부터 응답 신호(ACK)(43)를 수신하면, 통신하려는 데이터(DATA)(44)를 송신하거나 수신한다. 모든 데이터의 송수신이 완료되면, 복수의 타이밍 제어기(30-32) 각각은 메모리(20)로 종료를 알리는 종료 신호(STOP)(45)를 전송한다.
이러한 I2C 통신을 수행한 후 복수의 타이밍 제어기(30-32) 중 타이밍 제어기(30)가 메모리(20)와의 통신에 성공하여 메모리(20)로 성공에 해당하는 응답 신호(43)를 전송하더라도 나머지 타이밍 제어기(31-32)에서도 통신 결과에 해당하는 응답 신호(43)를 전송하게 되므로 복수의 타이밍 제어기(30-32)와 메모리(20)와의 비정상적인 I2C 통신이 수행되는 문제점이 발생한다.
이러한 문제점을 해소하기 위해 하나의 메모리와 동일한 주소를 갖는 멀티드롭 구조에서 정상적인 I2C 통신을 위한 본 발명의 실시예에 따른 타이밍 제어기와 이를 이용하여 데이터를 송수신하는 데이터 송수신 장치에 대하여 도 3을 참고하여 구체적으로 설명한다.
도 3은 본 발명의 실시예에 따른 데이터 송수신 장치를 개략적으로 나타내는 도면이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 데이터 송수신 장치는 메모리(100)와 동일한 주소를 갖는 복수의 타이밍 제어기(2001-200n)를 포함한다.
메모리(100)는 복수의 타이밍 제어기(2001-200n) 중 마스터 타이밍 제어기로 설정된 타이밍 제어기와만 I2C 통신을 수행한다. 도 3에서는 복수의 타이밍 제어기(2001-200n) 중 타이밍 제어기(2001)가 마스터 타이밍 제어기(2001)로 설정되어 메모리(100)와의 I2C 통신을 수행하는 것으로 가정한다. 메모리(100)는 제1 전원 단자(VDDT), 제2 전원 단자(GNDT), 클록 단자(SCLT) 및 데이터 단자(SDAT)를 포함한다. 즉, 메모리(100)의 제1 전원 단자(VDDT)는 마스터 타이밍 제어기(2001)의 제1 전원 단자(VDDT)에 연결되어 있으며, 제2 전원 단자(GNDT)는 마스터 타이밍 제어기(2001)의 제2 전원 단자(GNDT)에 연결되어 있다. 메모리(100)의 클록 단자(SCLT)는 마스터 타이밍 제어기(2001)의 제1 클록 입력단자(SCL0_IN)에 연결되어 있으며, 데이터 단자(SDAT)는 제1 데이터 입출력단자(SDA0_INOUT)에 연결되어 있다. 메모리(100)는 제1 전원 단자(VDDT)를 통해 마스터 타이밍 제어기(2001)의 구동 시 필요한 전원(VDD)을 공급하며, 클록 단자(SCLT)를 통해 마스터 타이밍 제어기(2001)와의 동기를 맞추기 위한 클록 신호(CLK)를 전송한다. 메모리(100)는 데이터 단자(SDAT) 를 통해 마스터 타이밍 제어기(2001)와 클록 신호(CLK)에 동기를 맞추어 데이터(SDA)를 송수신한다. 여기서, 데이터(SDA)는 표시 장치의 제어에 사용되는 신호, 예를 들어 타이밍 신호와 컨트롤 신호 등을 포함한다.
복수의 타이밍 제어기(2001-200n)는 제1 클록 입력단자(SCL0_IN), 제2 클록 출력단자(SCL1_OUT), 제1 데이터 입출력단자(SDA0_INOUT), 제2 데이터 입출력단자(SDA1_INOUT), 칩모드 결정 단자(CM0-CMm) 및 칩 본체(CBD)를 포함한다. 여기서, 복수의 타이밍 제어기(2001-200n) 사이에서의 전원(VDD, GND)을 공급하기 위한 단자는 생략하였다. 이러한 복수의 타이밍 제어기(2001-200n)는 칩모드 결정 단자(CM0-CMm)를 통해 외부로부터 인가되는 칩모드 결정 신호에 따라 마스터 타이밍 제어기로 설정되거나 또는 슬레이브 타이밍 제어기로 설정된다. 여기서, 칩모드 결정 신호는 타이밍 제어기를 마스터 타이밍 제어기로 설정하거나 또는 슬레이브 타이밍 제어기로 설정하기 위해 외부로부터 하드웨어적으로 결정되는 신호일 수 있다. 본 발명의 실시예에서는 복수의 타이밍 제어기(2001-200n) 중 타이밍 제어기(2001)만이 마스터 타이밍 제어기(2001)로 설정되며, 나머지 타이밍 제어기(2002-200n)는 슬레이브 타이밍 제어기(2002-200n)로 설정된다.
마스터 타이밍 제어기(2001)의 제1 클록 입력단자(SCL0_IN)는 메모리(100)의 클록 단자(SCLT)에 연결되어 있으며, 제1 데이터 입출력단자(SDA0_INOUT)는 메모 리(100)의 데이터 단자(SDAT)에 연결되어 있다. 마스터 타이밍 제어기(2001)의 제2 클록 출력단자(SCL1_OUT)는 슬레이브 타이밍 제어기(2002)의 제1 클록 입력단자(SCL0_IN)에 연결되어 있으며, 제2 데이터 입출력단자(SDA1_INOUT)는 슬레이브 타이밍 제어기(2002)의 제1 데이터 입출력단자(SDA0_INOUT)에 연결되어 있다. 슬레이브 타이밍 제어기(2002)의 제2 클록 출력단자(SCL1_OUT)는 슬레이브 타이밍 제어기(2003)의 제1 클록 입력단자(SCL0_IN)에 연결되어 있으며, 제2 데이터 입출력단자(SDA1_INOUT)는 슬레이브 타이밍 제어기(2003)의 제1 데이터 입출력단자(SDA0_INOUT)에 연결되어 있다. 동일하게 나머지 슬레이브 타이밍 제어기(2003-200n) 역시 제1 클록 입력단자(SCL0_IN)가 인접한 슬레이브 타이밍 제어기의 제2 클록 출력단자(SCL1_OUT)에 연결되어 있으며, 제1 데이터 입출력단자(SDA0_INOUT)가 인접한 슬레이브 타이밍 제어기의 제2 데이터 입출력단자(SDA1_INOUT)에 연결되어 있다. 즉, 복수의 슬레이브 타이밍 제어기(2002-200n)는 마스터 타이밍 제어기(2001)에 직렬로 연결되어 있다.
다음은 이러한 마스터 타이밍 제어기(2001)와 복수의 슬레이브 타이밍 제어기(2002-200n)에서의 데이터(SDA) 송수신에 대하여 구체적으로 설명한다. 본 발명의 실시예에 따른 복수의 슬레이브 타이밍 제어기(2002-200n)는 I2C 통신과정에서 데이 터(SDA)를 수신하기 전에는 슬레이브 모드로 동작하며, 데이터(SDA)를 수신한 후에는 마스터 모드로 동작하여 인접한 슬레이브 타이밍 제어기로 데이터(SDA)를 전달한다. 단, 마스터 타이밍 제어기(2001)는 최초에 슬레이브 모드로 동작하게 되는데, 소정의 시간 동안 외부에서 I2C 통신 시작 신호가 전송되지 않으면 스스로 마스터 모드로 동작하여 메모리(20)와 통신을 시도한다.
구체적으로, 마스터 타이밍 제어기(2001)는 메모리(100)와 유일하게 I2C 통신을 수행하여 데이터(SDA)를 수신한다. 구체적으로, 마스터 타이밍 제어기(2001)는 제1 클록 입력단자(SCL0_IN)를 통해 메모리(100)의 클록 단자(SCLT)로부터 동기를 맞추기 위한 클록 신호(CLK)를 수신한다. 마스터 타이밍 제어기(2001)는 클록 신호(CLK)에 동기를 맞춰 제1 데이터 입출력단자(SDA0_IN)를 통해 메모리(100)의 데이터 단자(SDAT)로부터 데이터(SDA)를 수신한다. 마스터 타이밍 제어기(2001)는 데이터(SDA)의 수신이 완료되면 데이터(SDA)의 체크섬(check-sum)확인을 통해 데이터의 오류 여부를 확인한다. 오류가 발생하지 않은 경우, 마스터 타이밍 제어기(2001)는 제1 데이터 입출력단자(SDA0_INOUT)를 통해 메모리(100)로 전송 완료 신호를 전송한다. 오류가 발생한 경우, 마스터 타이밍 제어기(2001)는 메모리(100)의 데이터 단자(SDAT)로부터 데이터(SDA)를 재수신한다. 그리고, 마스터 타이밍 제어기(2001)는 수신된 데이터(SDA)를 인접한 슬레이브 타이밍 제어기(2002)로 전송한다.
본 발명의 실시예에 따른 마스터 타이밍 제어기(2001)는 메모리(100)가 아닌 다른 디바이스(도시하지 않음)로부터 I2C 통신을 통해 데이터를 수신하는 경우에는 I2C 통신과정에서 슬레이브 모드로 동작하다가 다른 디바이스와의 통신이 종료되면 마스터 모드로 진입하여 인접한 슬레이브 타이밍 제어기로 수신된 데이터(SDA)를 전송한다.
슬레이브 타이밍 제어기(2002)는 인접한 마스터 타이밍 제어기(2001)와 I2C 통신을 수행하여 데이터(SDA)를 수신한다. 구체적으로, 슬레이브 타이밍 제어기(2002)는 제1 클록 입력단자(SCL0_IN)를 통해 마스터 타이밍 제어기(2001)의 제2 클록 출력단자(SCL1_OUT)로부터 동기를 맞추기 위한 클록 신호(CLK)를 수신한다. 슬레이브 타이밍 제어기(2002)는 클록 신호(CLK)에 동기를 맞춰 제1 데이터 입출력단자(SDA0_INOUT)를 통해 마스터 타이밍 제어기(2001)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이터(SDA)를 수신한다. 슬레이브 타이밍 제어기(2002)는 데이터(SDA)의 수신이 완료되면 데이터(SDA)의 체크섬(check-sum)확인을 통해 데이터의 오류 여부를 확인한다. 오류가 발생하지 않은 경우, 슬레이브 타이밍 제어기(2002)는 제1 데이터 입출력단자(SDA0_INOUT)를 통해 마스터 타이밍 제어기(2001)로 전송 완료 신호를 전송한다. 오류가 발생한 경우, 슬레이브 타이밍 제어기(2002)는 마스터 타이밍 제어기(2001)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이 터(SDA)를 재수신한다. 이때, 오류 없이 데이터(SDA)의 수신이 완료되면, 슬레이브 타이밍 제어기(2002)는 마스터 모드로 동작하여 인접한 슬레이브 타이밍 제어기(2003)로 데이터(SDA)를 전송한다.
슬레이브 타이밍 제어기(2003)는 마스터 모드로 동작하고 있는 인접한 슬레이브 타이밍 제어기(2002)로부터 데이터(SDA)를 수신한다. 구체적으로, 타이밍 제어기(2003)는 제1 클록 입력단자(SCL0_IN)를 통해 슬레이브 타이밍 제어기(2002)의 제2 클록 출력단자(SCL1_OUT)로부터 동기를 맞추기 위한 클록 신호(CLK)를 수신한다. 슬레이브 타이밍 제어기(2003)는 클록 신호(CLK)에 동기를 맞춰 제1 데이터 입출력단자(SDA0_INOUT)를 통해 슬레이브 타이밍 제어기(2002)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이터(SDA)를 수신한다. 슬레이브 타이밍 제어기(2003)는 데이터(SDA)의 수신이 완료되면 데이터(SDA)의 체크섬(check-sum)확인을 통해 데이터의 오류 여부를 확인한다. 오류가 발생하지 않은 경우, 슬레이브 타이밍 제어기(2003)는 제1 데이터 입출력단자(SDA0_INOUT)를 통해 슬레이브 타이밍 제어기(2002)로 전송 완료 신호를 전송한다. 오류가 발생한 경우, 슬레이브 타이밍 제어기(2003)는 슬레이브 타이밍 제어기(2002)의 제2 데이터 입출력단자(SDA1_INOUT)로부터 데이터(SDA)를 재수신한다.
동일한 방법으로, 나머지 슬레이브 타이밍 제어기(2004-200n-1) 역시 데이터(SDA)의 수신이 완료되면, I2C 통신과정에서 마스터 모드로 동작하여 슬레이브 모드로 동작하는 인접한 슬레이브 타이밍 제어기로 수신된 데이터(SDA)를 전송한다. 그리고, 마지막에 위치하는 슬레이브 타이밍 제어기(200n)까지 데이터(SDA)가 전송되면 동일한 주소를 갖는 복수의 타이밍 제어기에서의 데이터(SDA) 전송은 완료된다.
이처럼 본 발명의 실시예에 따른 데이터 송수신 장치의 마스터 타이밍 제어기(2001)는 먼저 메모리(100)와 일대일로 I2C 통신을 수행하여 데이터(SDA)를 수신하고, 인접한 슬레이브 타이밍 제어기(2002)로 데이터(SDA)를 전송한다. 이때, 데이터(SDA)의 수신이 완료되면, 슬레이브 타이밍 제어기(2002)는 마스터 모드로 동작하여 인접한 다음 슬레이브 타이밍 제어기로 데이터(SDA)를 전송하며 동일한 방법으로 마지막 슬레이브 타이밍 제어기(200n)까지 데이터(SDA)를 전송한다.
이와 같이, 본 발명의 실시예에 따른 동일한 주소가 두 개 이상 존재하는 멀티드랍(Multi-Drop) 구조 기반의 데이터 송수신 장치에서는 마스터 타이밍 제어기(2001)로 선정된 타이밍 제어기가 먼저 메모리(100)와 I2C 통신을 수행하여 데이터(SDA)를 수신하고, 마스터 타이밍 제어기(2001)를 제외한 나머지 슬레이브 타이밍 제어기(2002-200n) 중 인접한 슬레이브 타이밍 제어기(2002)가 마스터 타이밍 제어 기(2001)로부터 데이터(SDA)를 수신한 후 마스터 모드로 동작하여 다시 인접한 다음 슬레이브 타이밍 제어기로 동일한 방법에 의해 데이터(SDA)를 전송함에 따라, 동일한 주소를 갖는 복수의 타이밍 제어기 사이에서의 충돌을 방지하여 정상적인 I2C 통신을 수행하도록 할 수 있다. 그리고, I2C 버스 구조의 변경 없이 타이밍 제어기마다 외부로부터 인가되는 칩모드 결정 신호에 따라 마스터 타이밍 제어기로 설정되거나 또는 슬레이브 타이밍 제어기로 설정되어 I2C 통신을 수행하므로 기판 제작에 드는 생산비용을 감소시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 종래 데이터를 송수신하는 데이터 송수신 장치에서의 I2C 통신의 한 예를 나타내는 도면이다.
도 2는 도 1에 도시한 송수신 시스템에서의 I2C 인터페이스를 설명하기 위한 신호를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 데이터 송수신 장치를 개략적으로 나타내는 도면이다.

Claims (13)

  1. 메모리와 연결되어 있는 마스터 타이밍 제어기, 그리고
    상기 마스터 타이밍 제어기에 직렬로 연결되어 있는 복수의 슬레이브 타이밍 제어기를 포함하며,
    상기 마스터 타이밍 제어기는 상기 메모리로부터 데이터를 수신하여, 상기 복수의 슬레이브 타이밍 제어기 중 인접한 슬레이브 타이밍 제어기로 상기 데이터를 전송하고,
    각 슬레이브 타이밍 제어기는 상기 복수의 슬레이브 타이밍 제어기 중 제1 방향으로 인접한 슬레이브 타이밍 제어기로부터 상기 데이터를 수신하여 상기 복수의 슬레이브 타이밍 제어기 중 상기 제1 방향과 다른 방향인 제2 방향으로 인접한 슬레이브 타이밍 제어기로 상기 데이터를 전송하는 데이터 송수신 장치.
  2. 제1항에 있어서,
    상기 데이터의 전송은 I2C(Inter-Integrated Circuit) 통신으로 수행되는 데이터 송수신 장치.
  3. 제1항에 있어서,
    상기 마스터 타이밍 제어기와 상기 복수의 슬레이브 타이밍 제어기는 동일한 주소를 가지는 데이터 송수신 장치.
  4. 제1항에 있어서,
    상기 마스터 타이밍 제어기는 마스터 모드로 동작하여 상기 메모리로부터 상기 데이터를 수신하는 데이터 송수신 장치.
  5. 제1항에 있어서,
    상기 각 슬레이브 타이밍 제어기는 슬레이브 모드로 동작하여 상기 마스터 타이밍 제어기 또는 상기 제1 방향으로 인접한 슬레이브 타이밍 제어기로부터 상기 데이터를 수신하고,
    상기 마스터 모드로 동작하여 상기 제2 방향으로 인접한 타이밍 제어기로 상기 데이터를 전송하는 데이터 송수신 장치.
  6. 제5항에 있어서,
    상기 각 슬레이브 타이밍 제어기는 상기 데이터의 수신이 완료되면 상기 마스터 모드로 동작하는 데이터 송수신 장치.
  7. 제1항에 있어서,
    상기 마스터 타이밍 제어기와 상기 복수의 슬레이브 타이밍 제어기는 각각 칩모드 결정 단자를 포함하며,
    상기 칩모드 결정 단자의 설정에 의해 상기 마스터 타이밍 제어기와 상기 복 수의 슬레이브 타이밍가 구별되는 데이터 송수신 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 데이터는 표시 장치의 제어에 사용되는 신호를 포함하는 데이터 송수신 장치.
  9. 데이터를 송수신하는 타이밍 제어기에 있어서,
    클록 신호를 수신하는 제1 클록 입력단자,
    상기 클록 신호에 동기를 맞춰 상기 데이터를 수신하는 제1 데이터 입출력단자,
    인접한 타이밍 제어기에 연결되어 있는 제2 클록 출력단자,
    상기 인접한 타이밍 제어기에 연결되어 있는 제2 데이터 입출력 단자, 그리고
    상기 클록 신호를 상기 제2 클록 출력단자로 출력하고, 상기 제2 클록 출력 단자로 출력하는 상기 클록 신호에 동기를 맞춰 상기 제2 데이터 입출력 단자로 상기 데이터를 출력하는 칩 본체
    를 포함하는 타이밍 제어기.
  10. 제9항에 있어서,
    칩모드 결정 단자를 더 포함하며,
    상기 칩모드 결정 단자의 설정에 의해, 상기 타이밍 제어기가 상기 데이터를 저장하고 있는 메모리와 직접 통신하는 마스터 타이밍 제어기 및 인접한 타이밍 제어기로부터 상기 데이터를 수신하는 슬레이브 타이밍 제어기 중 어느 하나로 결정되는 타이밍 제어기.
  11. 제9항에 있어서,
    상기 타이밍 제어기가 상기 슬레이브 타이밍 제어기일 때,
    상기 칩 본체는 상기 제2 데이터 입출력 단자로 상기 데이터를 출력하는 경우에 마스터 모드로 동작하는 타이밍 제어기.
  12. 제9항에 있어서,
    상기 데이터의 전송은 I2C(Inter-Integrated Circuit) 통신으로 수행되는 타이밍 제어기.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 데이터는 표시 장치의 제어에 사용되는 신호를 포함하는 타이밍 제어기.
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