KR20070035265A - I2c 통신을 이용한 공통 어드레스를 가지는 부품의 제어장치 - Google Patents

I2c 통신을 이용한 공통 어드레스를 가지는 부품의 제어장치 Download PDF

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Abstract

본 발명은 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치에 관한 것으로, 더욱 상세히는 제어하고자 하는 부품에 대해 선별적으로 직렬 데이터 라인을 통한 신호를 전달할 수 있는 주 제어부(10)와, 공통 어드레스를 가지는 한 개 이상의 부품(20)과, 상기 주 제어부(10)와 모든 부품(20)을 공통으로 연결하는 공통 직렬 클록 라인(30)과, 상기 주 제어부와 각각의 부품을 각각 연결하는 직렬 데이터 라인을 포함하여 구성되는 것을 특징으로 하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치에 관한 것이다.
본 발명에 의하는 경우, I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치의 회로를 구성하는 데 필요한 연결선의 개수를 획기적으로 감소시켜, 인쇄 회로 기판(PCB: Printed Circuit Board)을 이용하여 회로를 구성하는 경우, 부품 배치와 회로 연결선의 레이 아웃의 설계를 용이하게 하며, 이에 따라 설계 및 제조 공정에서 소요되는 노력과 비용을 절감할 수 있게 된다.
I2C, 직렬 클록 라인, 직렬 데이터 라인, SCL, SDA

Description

I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치 {Control System for Same Address Device Using I2C Protocol}
도 1: 기존 실시 예에 의한 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치 회로도
도 2: 기존 실시 예에 의한 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치의 다른 회로도
도 3: 본 발명의 일 실시 예에 의한 공통 직렬 클록 라인을 사용하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치 회로도
도 4: 본 발명의 일 실시 예에 의한 공통 직렬 클록 라인을 사용하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치의 부품 1 제어시의 신호 흐름도
도 5: 본 발명의 일 실시 예에 의한 공통 직렬 클록 라인을 사용하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치의 부품 2 제어시의 신호 흐름도
도 6: 본 발명의 일 실시 예에 의한 공통 직렬 데이터 라인을 사용하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치 회로도
<도면의 주요부에 사용된 기호의 설명>
10: 주 제어부 20: 부품(Device)
21: 부품 1 22: 부품 2
23: 부품 3 24: 부품 4
30: 공통 직렬 클록 라인 31: 직렬 클록 라인(Serial Clock Line: SCL) 1
32: 직렬 클록 라인 2 33: 직렬 클록 라인 3
34: 직렬 클록 라인 4
40: 공통 직렬 데이터 라인 41: 직렬 데이터 라인(Serial DAta Line: SDA) 1
42: 직렬 데이터 라인 2 43: 직렬 데이터 라인 3
44: 직렬 데이터 라인 4
50: 출력 1 51: 출력 2
52: 출력 3 53: 출력 4
본 발명은 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치에 관한 것으로, 더욱 상세히는 제어하고자 하는 부품에 대해 선별적으로 직렬 데이터 라인을 통한 신호를 전달할 수 있는 주 제어부(10)와, 공통 어드레스를 가지는 한 개 이상의 부품(20)과, 상기 주 제어부(10)와 모든 부품(20)을 공통으로 연결하는 공통 직렬 클록 라인(30)과, 상기 주 제어부와 각각의 부품을 각각 연결하는 직렬 데이터 라인을 포함하여 구성되는 것을 특징으로 하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치에 관한 것이다.
I2C(I-square-C, ‘아이스퀘어시’라고 보통 부른다)란 필립스가 제안한 통신 방식이다. Inter-IC라고도 불리지만 이 명칭은 그리 잘 쓰이지 않는 명칭이다. I2C는 로컬 버스라고 부르는 병렬 버스와 다르게 여러 개의 주변 장치 부품(Device)을 단지 두 가닥의 신호선으로만 연결하여 동작하는 양방향 직렬 버스 규격이다. 이 경우, 각각의 부품들은 각각의 고유한 어드레스(Address)를 지니며, 주 제어부에서 직렬 데이터 라인을 통해 전송하는 데이터 중 어드레스 부분의 데이터에 의해, 두 개의 직렬 연결선에 연결된 여러 개의 부품 중 해당 어드레스를 지니는 부품과의 선별적인 데이터 송수신이 가능하다.
부품의 어드레스는 부품에 따라서 부품 제작사에서 정해지기도 하고, 부품의 외부 핀을 이용하여 지정할 수도 있다. 핀 수가 적은 패키지 형식의 부품이라면 어드레스의 상위 비트는 고정되고 하위 비트만 지정하는 경우가 일반적이다. 따라서, 도 1에 도시된 바와 같이, 동일한 기능을 가지는 오디오 IC 등의 부품을 여러 개 이용하여 회로를 구성하고자 하는 경우, 각 부품의 어드레스가 제조사에 의해 제조시부터 고정되어 있게 되므로, 단지 두 개의 직렬 연결선에 의해 모든 부품을 연결하여 제어하고자 하는 경우, 하나의 제어 신호에 의해 어드레스가 같은 모든 부품 이 동시에 동작될 수밖에 없다는 문제점이 있다.
이러한 문제를 해결하기 위하여, 기존의 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치의 경우, 도 1 에 도시된 것과 같이 하나의 부품에 대하여 대응하는 주 제어부를 각각 연결하는 방식으로 회로를 구성했다. 그러나 이러한 방법은 필요로 하는 주 제어부의 개수가 대응하는 부품의 개수만큼 필요하게 되고, 각 주 제어부와 각 부품과의 사이에 하나의 직렬 클록 라인과 하나의 직렬 데이터 라인이 연결되어야 하므로, 회로의 구성이 대단히 복잡해 진다는 단점이 있었다.
이러한 단점을 개선하기 위해, 도 2에 도시된 바와 같이 하나의 주 제어부(10)에서 각각의 부품에 대해 직렬 클록 라인과 직렬 데이터 라인을 한 쌍씩 각각 연결하여, 제어하고자 하는 부품에 대해서만 신호를 전송하도록 주 제어부를 프로그래밍하여 구성하는 경우, 필요한 주 제어부는 하나로 줄일 수 있다. 하지만, 이 경우에도 주 제어부와 각각의 부품을 연결하는데 필요한 연결선의 개수는 도 2에 도시된 바와 같이 제어하고자 하는 부품 개수의 2배가 필요하게 되며, 인쇄 회로 기판(PCB: Printed Circuit Board)을 이용하여 회로를 구성하는 경우, 이러한 많은 부품 간의 연결선은 부품 배치와 회로 연결선의 레이아웃을 설계하는데 막대한 어려움을 초래한다는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 제어하고자 하는 부품에 대해 선별적으로 직렬 데이터 라인을 통한 신호를 전달할 수 있는 주 제어부(10)와, 공통 어드레스를 가지는 한 개 이상의 부품(20)과, 상기 주 제어부(10)와 모든 부품(20)을 공통으로 연결하는 공통 직렬 클록 라인(30)과, 상기 주 제어부와 각각의 부품을 각각 연결하는 직렬 데이터 라인을 포함하여 구성되는 것을 특징으로 하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치를 제공하여, 주 제어부와 제어하고자 하는 복수의 부품 사이의 연결선의 개수를 감소시켜, 인쇄 회로 기판(PCB: Printed Circuit Board)을 이용하여 회로를 구성하는 경우, 부품 배치와 회로 연결선의 레이 아웃의 설계를 용이하게 하며, 이에 따라 설계 및 제조 공정에서 소요되는 노력과 비용을 절감할 수 있는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치를 제공하는 것을 주목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명은, 제어하고자 하는 부품에 대해 선별적으로 직렬 데이터 라인을 통한 신호를 전달할 수 있는 주 제어부(10)와, 공통 어드레스를 가지는 한 개 이상의 부품(20)과, 상기 주 제어부(10)와 모든 부품(20)을 공통으로 연결하는 공통 직렬 클록 라인(30)과, 상기 주 제어부와 각각의 부품을 각각 연결하는 직렬 데이터 라인을 포함하여 구성되는 것을 특징으로 한다.
또한, 제어하고자 하는 부품에 대해 선별적으로 직렬 클록 라인을 통한 신호를 전달할 수 있는 주 제어부(10)와, 공통 어드레스를 가지는 한 개 이상의 부품(20)과, 상기 주 제어부(10)와 모든 부품(20)을 공통으로 연결하는 공통 직렬 데이 터 라인(40)과, 상기 주 제어부와 각각의 부품을 각각 연결하는 직렬 클록 라인을 포함하여 구성되는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조로 하여, 본 발명의 일 실시 예에 따른 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치를 상세히 설명하기로 한다.
본 발명은 도 3 에 도시된 바와 같이 주 제어부(10), 공통 어드레스를 가지는 한 개 이상의 부품(20), 공통 직렬 클록 라인(30), 각각의 직렬 데이터 라인으로 구성된다.
먼저, 주 제어부(10)에 관하여 설명한다. 상기 주 제어부(10)는 도 3에 도시된 바와 같이 후술할 공통 직렬 클록 라인(30)에 의해 후술할 한 개 이상의 부품(20)과 연결되어 있다. 또한, 상기 주 제어부는 도 3에 도시된 바와 같이 후술할 한 개 이상의 부품(20)들 각각과 후술할 직렬 데이터 라인에 의하여 연결되어 있다. 상기 주 제어부(10)는 여러 개의 공통어드레스를 지니는 부품 중 제어하고자 하는 부품에 대해서만 선별적으로 그 부품에 연결된 직렬 데이터 라인을 통해 신호를 전송하는 기능을 갖는다. 한편, 도 6에 도시된 바와 같이 직렬 데이터 라인을 공통으로 이용하고, 각각의 부품(20)에 대해 직렬 클록 라인을 각각 연결하여 회로를 구성하는 경우에는, 상기 주 제어부(10)는 여러 개의 공통어드레스를 지니는 부 품 중 제어하고자 하는 부품에 대해서만 선별적으로 그 부품에 연결된 직렬 클록 라인을 통해 신호를 전송하는 기능을 갖는다. 상기 주 제어부(10)에서 후술할 부품(20)으로 후술할 직렬 데이터 라인을 통하여 전송하는 신호는, 상기 주 제어부(10)가 부품(20)에 전송을 시작한다는 표현인 "Start", 전송 목적지의 어드레스 표현인" Address", 전송 목적 표현(읽기용인가 또는 쓰기 용인가)인 "R/W", 전송 데이터 표현인 "Data", 부품(20)이 정상적으로 데이터를 수신했다는 응답 표현인 "Ack", 전송 종료 표현인 "Stop"으로 구성된다. 여기에서, "Start"는 상기 주 제어부(10)가 부품에 전송 시작을 알리기 위한 것으로 I2C 버스를 사용하겠다는 신호의 시작이다. 이 신호는 1비트 형태로 구현되며 후술할 직렬 클록 라인에 전송되는 신호가 "HIGH" 상태가 유지될 때 후술할 직렬 데이터 라인에 전송되는 신호가 "HIGH"에서 "LOW로" 변화되면 START 신호로 해석된다. "Stop"은 상기 주 제어부(10)가 부품에 전송을 종료한다는 것을 알리기 위한 것으로 I2C 버스를 더 이상 사용하지 않겠다는 신호이다. 이 신호는 1비트 형태로 구현되며 후술할 직렬 클록 라인이 "HIGH" 상태가 유지될 때 직렬 데이터 라인에 전송되는 신호가 "LOW"에서 "HIGH"로 변화되면 "STOP" 신호로 해석된다. 따라서, 상기 주 제어부(10)는, 도 3에 도시된 바와 같이 직렬 클록 라인을 공통으로 하여 회로를 구성하는 경우, 후술할 공통 클록 라인(30)에 전송되는 신호를 "HIGH"로 유지하면서, 선택한 부품에 연결된 직렬 데이터 라인에만 "Start" 신호를 인가하여 선택된 부품과의 데이터 전송을 할 수 있다. 한편, 선택된 부품과 데이터 전송을 끝내고자 하는 경우에는 후술할 공통 직렬 클록 라인(30)에 전송되는 신호를 "HIGH"로 유지하면서, 선택한 부품에 연결된 직렬 데이터 라인에만 "Stop" 신호를 인가하여 선택된 부품과의 데이터 전송을 종료할 수 있다. 한편, 도 6에 도시된 바와 같이 직렬 데이터 라인(40)을 공통으로 하여 회로를 구성하는 경우, 상기 주 제어부(10)는 선택된 부품에 연결된 직렬 클록 라인(30)에 전송되는 신호만을 "HIGH"로 유지하면서, 후술할 공통 직렬 데이터 라인(40)에 "Start" 신호를 인가하여 선택된 부품과의 데이터 전송을 할 수 있다. 한편, 선택된 부품과 데이터 전송을 끝내고자 하는 경우에는 선택된 부품에 연결된 직렬 클록 라인(30)에 전송되는 신호만을 "HIGH"로 유지하면서, 후술할 공통 직렬 데이터 라인(40)에 "Stop" 신호를 인가하여 선택된 부품과의 데이터 전송을 종료할 수 있다. 이러한 주 제어부를 구성하고 프로그래밍하는 것은 본 발명이 속하는 기술 분야에서는 공지의 기술이므로, 상세한 설명은 생략한다.
다음으로, 공통의 어드레스를 갖는 부품(20)에 관하여 설명한다. 상기 부품(20)은 I2C 통신에서, 제어하고자 하는 부품에 지정되는 어드레스가 부품 출고시부터 고정되어 제작된 부품이다. 상기 부품(20)은 여러 개의 오디오 IC와 같이 동일한 부품 또는 동일한 기능을 가지는 부품인 경우가 일반적이겠으나, 다른 기능을 수행하는 부품의 경우에도, 고정되어 지정된 어드레스가 공통인 경우도 본 발명의 제어 장치에서 사용이 가능하다. 상기 부품(20)은 도 3에 도시된 바와 같이 직렬 클록 라인(30)을 공통으로 하여 회로를 구성하는 경우, 상기 주 제어부(10)에서 선택된 직렬 데이터 라인(41, 42, 43, 44중 어느 하나)을 통해 선별적으로 전송하는 신호에 의해, 선택된 부품만 선별적으로 상기 주 제어부(10)와 데이터 전송이 가능하게 된다. 한편, 도 6에 도시된 바와 같이 직렬 데이터 라인(40)을 공통으로 하여 회로를 구성하는 경우, 상기 부품은 상기 주 제어부(10)에서 선택된 직렬 클록 라인(31,32,33,34 중 어느 하나)을 통해 선별적으로 전송하는 신호에 의해, 선택된 부품만 선별적으로 상기 주 제어부(10)와 데이터 전송이 가능하게 된다.
다음으로, 직렬 클록 라인에 관하여 설명한다. 상기 직렬 클록 라인은 도 3에 도시된 바와 같이 직렬 클록 라인을 공통으로 하여 회로를 구성하는 경우, 공통 직렬 클록 라인(30)으로 구성된다. 이 경우, 상기 공통 직렬 클록 라인(30)은 상기 주 제어부(10)와 후술할 공통어드레스를 지니는 한 개 이상의 부품(20)을 모두 연결한다. 한편, 도 6에 도시된 바와 같이 직렬 데이터 라인을 공통으로 하여 회로를 구성하는 경우, 상기 직렬 클록 라인은 도 6에 도시된 바와 같이 상기 주 제어부(10)에서 각각의 공통 어드레스를 가지는 부품들(21, 22, 23, 24)로 한 부품당 하나의 직렬 클록 라인(31, 32, 33, 34)이 연결된다. 상기 직렬 클록 라인은, 데이터를 전달하기 위한 동기용 클록을 전달하는 신호선이다.
다음으로, 직렬 데이터 라인에 관하여 설명한다. 상기 직렬 데이터 라인은 도 3에 도시된 바와 같이 직렬 클록 라인을 공통으로 하여 회로를 구성하는 경우, 상기 주 제어부(10)에서 각각의 공통 어드레스를 가지는 부품들(21, 22, 23, 24)로 한 부품당 하나의 직렬 데이터 라인(41, 42, 43, 44)이 연결된다. 한편, 도 6에 도시된 바와 같이 직렬 데이터 라인을 공통으로 하여 회로를 구성하는 경우, 상기 직렬 데이터 라인은 도 6에 도시된 바와 같이 공통 직렬 데이터 라인(40)으로 구성 된다. 이 경우, 상기 공통 직렬 데이터 라인(40)은 상기 주 제어부(10)와 후술할 공통어드레스를 지니는 한 개 이상의 부품(20)을 모두 연결한다. 상기 직렬 데이터 라인은, 전달하고자 하는 데이터의 비트 정보를 표현하기 위한 신호선이다.
이하에서는 본 발명의 일 실시 예에 따른 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치의 작동에 관하여 설명하고자 한다.
먼저, 도 3에 도시된 바와 같이 직렬 클록 라인을 공통으로 하여 회로를 구성하는 경우의 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치의 작동에 관하여 설명한다. 이 경우, 상기 주 제어부(10)는 상기 공통 클록 라인(30)에 전송되는 신호를 "HIGH"로 유지하면서, 선택한 부품에 연결된 직렬 데이터 라인에만 "Start" 신호를 인가하여 선택된 부품과의 데이터 전송을 할 수 있다. 한편, 선택된 부품과 데이터 전송을 끝내고자 하는 경우에는 공통 직렬 클록 라인(30)에 전송되는 신호를 "HIGH"로 유지하면서, 선택한 부품에 연결된 직렬 데이터 라인에만 "Stop" 신호를 인가하여 선택된 부품과의 데이터 전송을 종료할 수 있다.
다음으로, 도 6에 도시된 바와 같이 직렬 데이터 라인(40)을 공통으로 하여 회로를 구성하는 경우, 상기 주 제어부(10)는 선택된 부품에 연결된 직렬 클록 라인(30)에 전송되는 신호만을 "HIGH"로 유지하면서, 후술할 공통 직렬 데이터 라인(40)에 "Start" 신호를 인가하여 선택된 부품과의 데이터 전송을 할 수 있다. 한편, 선택된 부품과 데이터 전송을 끝내고자 하는 경우에는 선택된 부품에 연결된 직렬 클록 라인(30)에 전송되는 신호만을 "HIGH"로 유지하면서, 후술할 공통 직렬 데이터 라인(40)에 "Stop" 신호를 인가하여 선택된 부품과의 데이터 전송을 종료할 수 있다.
이상에서는 도면과 명세서에서 최적 실시 예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 의하는 경우, 주 제어부와 제어하고자 하는 복수의 부품 사이의 신호가 전달되는 연결선의 개수는 제어하고자 하고자 하는 부품 하나 당 직렬 클록 라인과 직렬 데이터 라인의 2가지가 필요하여, 제어하고자 하는 부품의 개수의 2배의 연결선이 필요하다는 문제점을 해결하여, 제어하고자 하는 부품의 수만큼의 신호 연결선에 하나의 공통 신호 연결선을 추가하는 것만으로도 모든 부품을 선택적으로 제어할 수 있게 된다. 따라서, 회로를 구성하는 데 필요한 연결선의 개수를 획기적으로 감소시켜, 인쇄 회로 기판(PCB: Printed Circuit Board)을 이용하여 회로를 구성하는 경우, 부품 배치와 회로 연결선의 레이 아웃의 설계를 용이하게 하며, 이에 따라 설계 및 제조 공정에서 소요되는 노력과 비용을 절감할 수 있게 된다.

Claims (2)

  1. 제어하고자 하는 부품에 대해 선별적으로 직렬 데이터 라인을 통한 신호를 전달할 수 있는 주 제어부(10);
    공통 어드레스를 가지는 한 개 이상의 부품(20);
    상기 주 제어부(10)와 모든 부품(20)을 공통으로 연결하는 공통 직렬 클록 라인(30);
    상기 주 제어부와 각각의 부품을 각각 연결하는 직렬 데이터 라인; 을 포함하여 구성되는 것을 특징으로 하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치.
  2. 제어하고자 하는 부품에 대해 선별적으로 직렬 클록 라인을 통한 신호를 전달할 수 있는 주 제어부(10);
    공통 어드레스를 가지는 한 개 이상의 부품(20);
    상기 주 제어부(10)와 모든 부품(20)을 공통으로 연결하는 공통 직렬 데이터 라인(40);
    상기 주 제어부와 각각의 부품을 각각 연결하는 직렬 클록 라인; 을 포함하여 구성되는 것을 특징으로 하는 I2C 통신을 이용한 공통 어드레스를 가지는 부품의 제어 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968865B1 (ko) * 2007-12-17 2010-07-09 주식회사 애트랩 시리얼 통신 시스템 및 이의 id 부여방법
KR101222107B1 (ko) * 2010-12-09 2013-01-15 인텔릭스(주) I2c 버스 프로토콜 기반의 직렬 클럭 버스 스위칭을 이용한 멀티플렉싱 장치 및 그 방법
KR101222108B1 (ko) * 2010-12-09 2013-01-16 인텔릭스(주) I2c 버스 프로토콜 기반의 직렬 클럭 버스 스위칭을 이용한 개별 또는 동시 접근 장치 및 그 방법
KR20160136149A (ko) * 2015-05-19 2016-11-29 한국원자력연구원 선형전자가속기의 고주파가속관 온도제어 장치 및 방법
EP3432150A1 (en) * 2010-12-13 2019-01-23 Nokia Technologies Oy Method and apparatus for 3d capture syncronization

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968865B1 (ko) * 2007-12-17 2010-07-09 주식회사 애트랩 시리얼 통신 시스템 및 이의 id 부여방법
KR101222107B1 (ko) * 2010-12-09 2013-01-15 인텔릭스(주) I2c 버스 프로토콜 기반의 직렬 클럭 버스 스위칭을 이용한 멀티플렉싱 장치 및 그 방법
KR101222108B1 (ko) * 2010-12-09 2013-01-16 인텔릭스(주) I2c 버스 프로토콜 기반의 직렬 클럭 버스 스위칭을 이용한 개별 또는 동시 접근 장치 및 그 방법
EP3432150A1 (en) * 2010-12-13 2019-01-23 Nokia Technologies Oy Method and apparatus for 3d capture syncronization
KR20160136149A (ko) * 2015-05-19 2016-11-29 한국원자력연구원 선형전자가속기의 고주파가속관 온도제어 장치 및 방법

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