CN104142905A - 一种扩展集成电路总线iic的方法及设备 - Google Patents

一种扩展集成电路总线iic的方法及设备 Download PDF

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Abstract

本发明提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置一个(n+1)位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低，将所述(n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave，从而实现在扩展IIC接口时，除需要CPU提供IIC接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不受限制。

Description

一种扩展集成电路总线IIC的方法及设备
技术领域
本发明涉及通信领域，尤其涉及到一种扩展集成电路总线IIC的方法及设备。
背景技术
集成电路总线(Inter-Integrated Circuit，IIC)是由飞利浦半导体公司在二十世纪八十年代初设计出来的，它是一种多向控制总线，也就是说多个芯片可以连接到同一芯片结构下，同时每个芯片都可以作为实施数据传输的控制源，这种方式大大简化了信号交互所需的信号线。IIC总线是串行结构总线，由一根数据线、一根时钟线构成，由于其具有占用器件管脚少、占用PCB空间少、主从器件间的互联简单、走线长度长(长达25英尺)等优点，所以其在通信设备领域的应用越来越广泛。
一个IIC主机下可以挂接多个IIC从器件，IIC从器件之间是通过器件地址来区分的，所以在通常的应用中，设计者会将IIC主机下挂接的每个从器件地址配置成唯一的，但是某些IIC从器件的器件地址是不可配置的，而且一个系统中需要使用多个这种的IIC从器件，这时若使用标准的IIC连接结构，在通信过程中会造成冲突。
为了实现一个IIC主机访问多个器件地址相同的IIC从器件，通常有两种方案：一是使用专用的IIC复用芯片进行IIC扩展，但是这种芯片的价格普遍较高，且扩展路数有限(常见的是四路)；二是使用通用逻辑器件来搭建IIC时钟切换电路，这种方案电路较为复杂，且需要额外的控制信号来控制。
发明内容
本发明实施例提供了一种扩展集成电路总线IIC的方法，旨在解决现有技术中扩展IIC所使用的电路复杂、扩展路数有限及成本较高的问题。
第一方面，一种扩展集成电路总线IIC的方法，所述方法包括：
通过处理器设置(n+1)个位的数据寄存器，n为自然数；
通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IICSlave；
通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave。
结合第一方面，在第一方面的第一种可能的实现方式中，所述每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave，包括：
所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连接到对应的IIC Slave。
结合第一方面，在第一方面的第二种可能的实现方式中，所述IIC接口包括IIC master和第二IIC Slave。
结合第一方面，在第一方面的第三种可能的实现方式中，所述其中数据寄存器的一个位对应的IIC Slave一端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
结合第一方面或者第一方面的第一种可能的实现方式或者第一方面的第二种可能的实现方式或者第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。
第二方面，一种扩展集成电路总线IIC的设备，所述设备包括：
第一设置单元，用于通过处理器设置(n+1)个位的数据寄存器，n为自然数；
第二设置单元，用于通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；
第三设置单元，用于通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave。
结合第二方面，在第二方面的第一种可能的实现方式中，所述第二设备单元，具体用于：
所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连接到对应的IIC Slave。
结合第二方面，在第二方面的第二种可能的实现方式中，所述IIC接口包括IIC master和第二IIC Slave。
结合第二方面，在第二方面的第三种可能的实现方式中，所述其中数据寄存器的一个位对应的IIC Slave一端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
结合第二方面或者第二方面的第一种可能的实现方式或者第二方面的第二种可能的实现方式或者第二方面的第三种可能的实现方式，在第二方面的第四种可能的实现方式中，所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。
本发明实施例提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置(n+1)个位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave，从而实现除需要CPU提供IIC接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不受限制。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种扩展集成电路总线IIC的方法流程图；
图2是本发明实施例提供的一种扩展集成电路总线IIC的方法示意图；
图3是本发明实施例提供的一种展集成电路总线IIC的方法流程图；
图4是本发明实施例提供的一种扩展集成电路总线IIC的设备结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参考图1，图1是本发明实施例提供的一种扩展集成电路总线IIC的方法流程图。如图1所示，所述方法包括以下步骤：
步骤101，通过处理器设置一个(n+1)位的数据寄存器，n为自然数；
步骤102，通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；
具体的，所述每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave，包括：
所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连接到对应的IIC Slave。
步骤103，通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave。
其中，所述CPU通过所述IIC接口访问的数据寄存器是位设置为低位的数据寄存器。
具体的，所述IIC接口包括IIC master和第二IIC Slave。
其中，第一slave可以为最终要访问的IIC slave终端，第二slave可以为处理器所带的IIC slave接口。
所述其中数据寄存器的一个位对应的IIC Slave一端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
所述处理器包括但不限于：复杂可编程逻辑器件(Complex ProgrammableLogic Device，CPLD)、FPGA、单片机、CPU。
具体的，参考图2，图2是本发明实施例提供的一种扩展集成电路总线IIC的方法示意图。如图2所示，包括一个带IIC master接口的CPU和(n+1)个器件地址相同的IIC Slaves外，还包括一个CPLD扩展单元，CPLD扩展单元一方面通过IIC接口与CPU相连，另一方面将CPU的主IIC接口的时钟线扩展成(n+1)个后再分别与器件地址相同的IIC Slaves相连；(n+1)个IIC Slaves的数据线均直接与CPU的主IIC接口的数据线相连接。
CPLD扩展单元只需扩展上述CPU的IIC时钟线，上述器件地址相同的IIC从器件的数据线直接与上述CPU的IIC数据线连接。
CPLD扩展单元除了需要上述CPU给出IIC接口外，不需要上述CPU给出任何其它的控制信号。
具体的，参考图3，图3是本发明实施例提供的一种展集成电路总线IIC的方法流程图。
步骤301、使用CPLD描述一个M位的数据寄存器(M等于器件地址相同的IIC从器件的数量)；
步骤302、使用CPLD描述N个二输入或门(N等于步骤301中所述数据寄存器的位数)；每个二输入或门的两个输入端，一个均连接至CPU主IIC接口的时钟线，另一个连接至步骤1中所述数据寄存器的相应位；每个二输入或门的输出与相应IIC从器件的时钟线相连；
步骤303、使用CPLD描述一个从IIC接口，CPU通过此接口来控制步骤301中所述数据寄存器的值；
步骤304、当CPU将步骤301中所述数据寄存器的相应位置高时，步骤302中所述的相应二输入或门的输出将与CPU的IIC时钟线无关，恒为高，即此时不管CPU主IIC接口的时钟线输出的是高还是低，相应IIC从器件的时钟线均为高；
步骤305、当CPU将步骤301中所述数据寄存器的相应位拉低时，步骤302中所述的相应二输入或门的输出将完全由CPU的IIC时钟线控制，即相应IIC从器件的时钟线相当于直接与CPU的IIC时钟线相连；
当CPU需要访问众多器件地址相同的IIC从器件中的某一个时，需要先通过IIC接口将步骤302中所述的数据寄存器的相应位置低，其余所有位均置高，然后再通过IIC接口输出正常的访问指令即可；通过步骤304、步骤305可以知道，此时只有数据寄存器中为低电平的那个位对应的IIC从器件能检测到CPU主IIC接口时钟线上高低电平的变化，而其他的IIC从器件由于IIC时钟线恒为高而无法触发其与CPU主IIC接口的通信，从而无法对相应IIC从器件与CPU主IIC接口之间的通信造成冲突。
本发明实施例提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置(n+1)个位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave，从而实现除需要CPU提供IIC接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不受限制。
参考图4，图4是本发明实施例提供的一种扩展集成电路总线IIC的设备结构图。如图4所示，所述设备包括：
第一设置单元401，用于通过处理器设置(n+1)个位的数据寄存器，n为自然数；
第二设置单元402，用于通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；
所述第二设备单元402，具体用于：
所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连接到对应的第一IIC Slave。
第三设置单元403，用于通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave。
其中，所述IIC接口包括IIC master和第二IIC Slave。
所述其中数据寄存器的一个位对应的IIC Slave一端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。
具体的，参考图2和图3的描述，在此不再赘述。
本发明实施例提供一种扩展集成电路总线IIC的设备，所述设备通过处理器设置(n+1)个位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave，从而实现除需要CPU提供IIC接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不受限制。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种扩展集成电路总线IIC的方法，其特征在于，所述方法包括：
通过处理器设置一个(n+1)位的数据寄存器，n为自然数；
通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IICSlave；
通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低，将所述(n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave。
2.根据权利要求1所述的方法，其特征在于，所述每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave，包括：
所述每一个二输入或门的一个输入端连接到CPU的IIC master的时钟线，另一个输入端连接到与所述每一个二输入或门分别对应的数据寄存器的位，所述每一个二输入或门的输出端连接到对应的第一IIC Slave。
3.根据权利要求1所述的方法，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
4.根据权利要求1所述的方法，其特征在于，所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave一端连接与所述(n+1)位的数据寄存器的其中一个位对应的所述二输入或门的输出端，另一端连接所述CPU的IICmaster的数据线。
5.根据权利要求1至4任意一项所述的方法，其特征在于，所述处理器包括：复杂可编程逻辑器件CPLD、FPGA、单片机或CPU。
6.一种扩展集成电路总线IIC的设备，其特征在于，所述设备包括：
第一设置单元，用于通过处理器设置一个(n+1)位的数据寄存器，n为自然数；
第二设置单元，用于通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；
第三设置单元，用于通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低，将所述(n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave。
7.根据权利要求6所述的设备，其特征在于，所述第二设备单元，具体用于：
所述每一个二输入或门的一个输入端连接到CPU的IIC master的时钟线，另一个输入端连接到与所述每一个二输入或门分别对应的数据寄存器的位，所述每一个二输入或门的输出端连接到对应的第一IIC Slave。
8.根据权利要求6所述的设备，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
9.根据权利要求6所述的设备，其特征在于，所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave一端连接与所述(n+1)位的数据寄存器的其中一个位对应的所述二输入或门的输出端，另一端连接所述CPU的IICmaster的数据线。
10.根据权利要求6至9任意一项所述的设备，其特征在于，所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机或CPU。
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