CN107038132B - 对多路外设进行同步控制的电路及方法 - Google Patents

Abstract

本发明公开了一种对多路外设进行同步控制的电路及方法，所述电路包括片上系统SoC和现场可编程门阵列FPGA，其中：所述SoC的数据线和时钟线各自连接到所述FPGA，与所述FPGA进行数据信号传输和时钟信号传输；所述FPGA将所述SoC的数据线和时钟线分别分成n(n≥2)路，其中的每一路都连接到一外设，与所述外设进行数据信号传输和时钟信号传输。本发明通过FPGA将SoC的一路数据线分成n路，将SoC的一路时钟线也分成n路，将分成的n路数据线和n路时钟线中的每一路都连接到一外设，使SoC能够通过一路时钟线和一路数据线同步控制n路外设，避免了对外设控制不同步造成的运行不精确的问题。

Description

对多路外设进行同步控制的电路及方法

技术领域

本发明涉及电子电路技术，尤指一种对多路外设进行同步控制的电路及方法。

背景技术

在嵌入式系统中，通常需要控制芯片对多个功能芯片进行同步控制。一般可以将被控制的功能芯片称为外设，这里的外设并不一定是指嵌入式系统外部的设备，而是相对于控制芯片而言，指控制芯片以外的设备。由于通常是将控制芯片分别与每一个外设相连，实现对外设的控制，而控制芯片具有与处理器相同的串行运行的特点，因此，目前的控制方式势必会造成对外设的控制不同步。

例如，在全景相机或者3D相机中，一般都有两个或者更多的图像传感器(sensor)，需要通过控制芯片对sensor进行控制。现有方案中，使用片上系统SoC对至少两个sensor进行控制。例如，SoC通过两路SPI接口分别控制两个sensor，根据SoC串行运行的特点，这种控制方式会造成对两个sensor的配置存在先后关系，导致两路sensor受控的时间点不能完全同步，以致两路sensor输出的图像不一致。

发明内容

为了解决上述技术问题，本发明提供了一种对多路外设进行同步控制的电路及方法，能够实现完全同步的对多路外设进行控制。

为了达到本发明目的，本发明提供了一种对多路外设进行同步控制的电路，包括：片上系统SoC和现场可编程门阵列FPGA，其中：

所述SoC的数据线和时钟线各自连接到所述FPGA，与所述FPGA进行数据信号传输和时钟信号传输；

所述FPGA将所述SoC的数据线和时钟线分别分成n(n≥2)路，其中的每一路都连接到一外设，与所述外设进行数据信号传输和时钟信号传输。

本申请还提供了一种对多路外设进行同步控制的方法，包括：

片上系统SoC通过数据线和时钟线与现场可编程门阵列FPGA进行数据信号传输和时钟信号传输；

所述FPGA将所述SoC的数据线和时钟线分别分成n(n≥2)路，其中的每一路都连接到一外设，与所述外设进行数据信号传输和时钟信号传输。

与现有技术相比，本发明包括片上系统SoC和现场可编程门阵列FPGA，其中：所述SoC的数据线和时钟线各自连接到所述FPGA，与所述FPGA进行数据信号传输和时钟信号传输；所述FPGA将所述SoC的数据线和时钟线分别分成n(n≥2)路，其中的每一路都连接到一外设，与所述外设进行数据信号传输和时钟信号传输。本发明通过FPGA将SoC的一路数据线分成n路，将SoC的一路时钟线也分成n路，将分成的n路数据线和n路时钟线中的每一路都连接到一外设，使SoC能够通过一路时钟线和一路数据线同步控制n路外设，避免了对外设控制不同步造成的运行不精确的问题。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为现有技术中对外设进行控制的方式的电路图；

图2为本申请一实施例的对多路外设进行同步控制的电路的电路图；

图3为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图4为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图5为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图6为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图7为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图8为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图9为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图10为本申请另一实施例的对多路外设进行同步控制的电路的电路图；

图11为本申请另一实施例的对多路外设进行同步控制的方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

如图1所示，现有技术中，在通过控制芯片对外设进行控制时，通常是将控制芯片分别与每一路外设进行连接。图1中是控制芯片采用两路SPI接口，一路SPI接口连接一路外设来对外设进行控制。例如，图中的控制芯片可以是SoC，外设可以是全景相机中的sensor。除SPI接口外，控制芯片与外设之间也可以是通过如I2C等其他接口进行连接。由于控制芯片的串行运行特点，在对分别连接的外设进行控制时，必然会造成对外设控制的不同步，以致外设的运行存在差异，导致输出的结果不精确。

本申请中，考虑到由于控制芯片(SoC)的运行特点，在控制芯片通过不同的接口分别与外设连接的情况下，控制芯片无法精确的对外设进行同步控制。因此，在本申请中设置FPGA，控制芯片通过一路接口与FPGA进行连接，与FPGA进行数据信号和时钟信号的传输。由FPGA将控制芯片的一路数据线和一路时钟线分成n(n≥2)路，相应的，外设也为n路，FPGA分成的每一路数据线和时钟线均连接到一路外设，FPGA通过分成的n路数据线和时钟线同时将数据信号和时钟信号发送给每一个外设，从而通过FPGA将控制芯片的一路数据信号和时钟信号同步的传输给每一路外设，实现控制芯片对n路外设的同步控制。

如图2所示，本申请一实施例提供的对多路外设进行同步控制的电路，包括：SoC和FPGA，其中：

SoC的数据线和时钟线各自连接到FPGA，与FPGA进行数据信号传输和时钟信号传输；

FPGA将SoC的数据线和时钟线分别分成n(n≥2)路，其中的每一路都连接到一外设，与外设进行数据信号传输和时钟信号传输。

本申请提供的对多路外设进行同步控制的电路可以应用在各种需要对多路外设进行同步控制的嵌入式系统、电子设备中。尤其是全景相机、3D相机和智能手机等。

本申请中SoC通过一路接口与FPGA连接。为了实现SoC对外设基本的控制，SoC与FPGA之间的接口至少包括数据线和时钟线。SoC的数据线和时钟线可以各自连接FPGA的一路I/O接口，通过所连接的I/O接口与FPGA进行数据信号传输和时钟信号传输。

假设SoC需要控制n路外设，为了达到对外设进行控制的目的，FPGA除了与SoC连接外，还通过其他未使用的I/O接口与n路外设连接。FPGA将SoC的数据线分成n路，并将SoC的时钟线也分成n路，其中分成的每一路数据线都连接到一外设，分成的每一路时钟线也都连接到一路外设，以便与外设进行数据信号传输和时钟信号传输，使每一外设能够同时接收到SoC的数据信号和时钟信号。

进一步，对于类似SPI等类型的通信接口，SoC除了包含数据线和时钟线外，还包含片选线，通过片选线可以实现对全部n个外设进行同步控制，或者对n个外设中的一个或其中几个进行同步控制。为了将SoC的片选信号发送给n个外设中的其中一个或多个，FPGA还需要包含寄存器。

SoC的片选线为一条，与FPGA的寄存器连接。SoC还需要对寄存器的取值进行设置，以使FPGA根据SoC设置的取值选通n个外设中的一个或多个，从而使SoC能够通过寄存器的选通向n个外设中的一个或多个传输片选信号，这样可以既实现n路外设的完全同步控制，也可以分别控制其中的任意一路或多路外设。

FPGA的寄存器除了与SoC的片选线连接外，还分别与每一路外设连接，FPGA根据SoC设置的取值的不同，将SoC的片选线与n路外设中的一个或多个选通，使SoC的片选信号传输到选通的一个或多个外设。

下面以在全景相机中SoC对两路sensor进行控制为例，说明SoC如何设置FPGA的寄存器的取值，以通过FPGA的寄存器将片选信号传输给n路外设中的其中一路或几路。

情况1：

如图3所示，当SoC需要同步控制两路sensor动作时，比如同时修改sensor的曝光时间或者同时修改sensor的增益，SoC将FPGA内部的寄存器的取值设置为reg＝11，此时寄存器同时将SoC的片选线与两路sensor选通，两路sensor的片选信号同时打开，则SoC通过数据线发出的控制命令对两路sensor同时生效。

情况2：

如图4～图5所示，当SoC需要控制两路sensor的其中一路时，为方便说明将两路sensor分别称为sensor1和sensor2，当需要控制sensor1或者sensor2动作时，比如需要调整其中一路sensor的曝光时间或增益，以微调其亮度使两路sensor的亮度更接近，此时SoC将FPGA的内部寄存器的取值设置为reg＝01或reg＝10，FPGA的寄存器对应的将SoC的片选线与sensor1或者sensor2选通，对应sensor1或者sensor2的片选信号打开，则SoC通过数据线发出的控制命令只对两路sensor中的其中一路有效。

进一步，如图6所示，对于类似SPI等类型的通信接口，上述SoC的数据线包含相互独立的数据输出线和数据输入线，SoC的数据输出线和数据输入线分别与FPGA连接，SoC在需要向n路外设传输数据(数据或指令)时，通过数据输出线向FPGA传输数据，以便通过FPGA将数据传输给n路外设；在n路外设有向SoC传输的数据时，由FPGA接收n路外设的数据，并通过SoC的数据输入线将数据传输给SoC。

值得说明的是，对于向SoC传输数据，不同的电子设备会有不同，有的电子设备中的外设需要向SoC返回数据，有的电子设备中的外设不需要向SoC返回数据。对于不需要外设向SoC返回数据的电子设备，也可以不在SoC与FPGA之间以及FPGA与外设之间建立数据输入线的连接。图6中示出的为外设不需要向SoC返回数据的情况，对于外设需要向SoC返回数据的情况将在下文中进行具体说明。

为了将SoC的数据传输给n路外设，FPGA通过I/O接口与n路外设连接，并通过I/O接口向n路外设发送数据信号。FPGA需要将SoC的数据输出线分成n路，每一路连接到一外设。这里FPGA可以使用n个I/O接口，每个I/O接口连接到一路外设，将SoC的数据信号发送给每一路外设；也可以由n路外设共用一路FPGA的I/O接口(图6中)，该I/O接口的一路传输线分别连接到每一路外设。FPGA在SoC通过数据输出线传输数据后，将SoC的数据输出线传输的数据信号发送给每一路外设。

如图7所示，对于需要向SoC返回数据的外设，为了将外设的数据信号传输给SoC，FPGA还需要包含比较器。FPGA的比较器包含多个输入端，每个输入端分别通过不同的I/O接口与一路外设连接，通过I/O接口从外设接收数据信号。比较器对所接收到的n路数据信号进行比较，判断n路数据信号是否相同，如果相同，则将接收到的其中一路数据信号通过输出端传输给SoC的数据输入端；如果接收到的数据信号不同，则进行报警。

本申请的电路中还可以包含一报警器，报警器的输入端与比较器的输出端连接，比较器在判断从外设接收到的数据信号不相同时，通过输出端启动报警器进行报警。

此外，如图8所示，除了通过比较器将外设的数据信号传输给SoC之外，也可以通过在FPGA中包含n路缓存，其中的每一路缓存对应的通过I/O接口与一路外设连接。每一路缓存对应的从相连接的外设接收数据信号。n路缓存还都连接到SoC的数据输入线，并分时将各自从外设接收到的数据信号通过SoC的数据输入线传输给SoC。

本申请中，SoC与FPGA之间可以通过各种数据接口相连。除了上文中提到的SPI接口，也可以使用类似I2C等类型的接口。如图9所示，对于I2C等类型的接口，上述SoC的数据线可以是单线双向数据线。为了实现将SoC的数据信号传输给外设并将外设的数据信号传输给SoC，FPGA还需要包含比较器、第一开关和第二开关。

FPGA的第一开关的第一连接端与SoC的数据线连接，第一开关的第二连接端分成n路，每一路连接到一路外设。FPGA的第二开关的第一连接端与SoC的数据线连接，第二开关的第二连接端连接比较器的输出端，比较器包含n路输入端，比较器的每一路输入端相应的连接到一路外设。

在SoC通过数据线发送数据时，第一开关导通，第二开关截止，SoC的数据信号通过第一开关的第二连接端分成的n路分别发送到每一路外设。在SoC通过数据线接收数据时，第一开关截止，第二开关导通，比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将接收到的其中一路数据信号从输出端，通过SoC的数据线传输给SoC；如果接收到的n路数据信号不相同，则进行报警。

此外，如图10所示，对于类似I2C等类型的接口，为了将SoC的数据信号传输给外设，并将外设的数据信号传输给SoC，除了通过上述比较器的方式之外，也可以通过在FPGA中设置第一开关、第二开关以及n路缓存。

FPGA的第一开关的第一连接端与SoC的数据线连接，第一开关的第二连接端分成n路，每一路连接到一路外设。FPGA的第二开关的第一连接端与SoC的数据线连接，第二开关的第二连接端分成n路，每一路连接到一路缓存，每路缓存还与一路外设对应相连。

在SoC通过数据线发送数据时，第一开关导通，第二开关截止，通过第一开关的第二连接端分成的n路将SoC的数据信号分别发送到每一路外设；在SoC通过数据线接收数据时，第一开关截止，第二开关导通，n路缓存各自接收相连接的外设传输的数据信号，并且n路外设采用分时的方式将各自接收到的数据信号通过所述SoC的数据线传输给SoC。

本申请中在SoC采用一路接口的情况下即可实现对多路外设的同步控制，避免了对外设控制不同步造成的运行不精确的问题。

如图11所示，本申请还提供了一种对多路外设进行同步控制的方法，包括：

片上系统SoC通过数据线和时钟线与现场可编程门阵列FPGA进行数据信号传输和时钟信号传输；

FPGA将SoC的数据线和时钟线分别分成n(n≥2)路，其中的每一路都连接到一外设，与外设进行数据信号传输和时钟信号传输。

进一步，SoC对FPGA的一寄存器的取值进行设置，寄存器还分别与每一路外设连接；

FPGA根据寄存器的取值控制寄存器选通片选线与外设中的一个或多个，从而使片选信号传输到一个或多个外设。

进一步，FPGA将SoC的数据线分成n(n≥2)路，包括：

FPGA将数据线中的数据输出线分成n路，每一路连接到一外设，将SoC的数据输出线传输的数据信号发送给每个外设；

FPGA通过一比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过SoC的数据线中的数据输入线传输给SoC；如果不同，则进行报警；或者，FPGA通过n路缓存从与缓存相连接的外设接收数据信号，并分时将各路缓存接收到的数据信号通过SoC的数据输入线传输给SoC。

进一步，SoC的数据线为单线双向数据线，FPGA还包含比较器、第一开关和第二开关，FPGA的第一开关的第一连接端以及第二开关的第一连接端与SoC的数据线连接，第一开关的第二连接端分成n路，每一路连接到一路外设，第二开关的第二连接端连接比较器的输出端，比较器包含n路输入端，每一路输入端连接到一路外设；

FPGA将SoC的数据线分成n(n≥2)路，包括：在SoC通过数据线发送数据时，将第一开关导通，第二开关截止，通过第一开关的第二连接端将SoC的数据信号分别发送到每一路外设；在SoC通过数据线接收数据时，将第一开关截止，第二开关导通，通过比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过SoC的数据线传输给SoC；如果不同，则进行报警；或者，

SoC的数据线为单线双向数据线，FPGA还包含多路缓存、第一开关和第二开关，第一开关的第一连接端以及第二开关的第一连接端与SoC的数据线连接，第一开关的第二连接端分成n路，每一路连接到一路外设，第二开关的第二连接端分成n路，每一路连接到一路缓存，每路缓存还与一路外设对应相连；

FPGA将SoC的数据线分成n(n≥2)路，包括：在SoC通过数据线发送数据时，将第一开关导通，第二开关截止，通过第一开关的第二连接端将SoC的数据信号分别发送到每一路外设；在SoC通过数据线接收数据时，将第一开关截止，第二开关导通，n路缓存各自接收相连接的外设发送的数据信号，并分时将各自接收到的数据信号通过SoC的数据线传输给SoC。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (8)

1.一种对多路外设进行同步控制的电路，其特征在于，包括：片上系统SoC和现场可编程门阵列FPGA，其中：

所述SoC的数据线和时钟线各自连接到所述FPGA，与所述FPGA进行数据信号传输和时钟信号传输；

所述FPGA将所述SoC的数据线和时钟线分别分成n,n≥2路，其中的每一路都连接到一外设，与所述外设进行数据信号传输和时钟信号传输；

所述SoC的数据线包含数据输出线和数据输入线，其中：

所述FPGA将所述数据输出线分成n路，每一路连接到一外设，将所述SoC的数据输出线传输的数据信号发送给每个外设；

所述FPGA还包含比较器，所述比较器的输出端与所述SoC的数据输入线连接，所述比较器包含n路输入端，每一路输入端连接到一路外设，所述比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过所述SoC的数据输入线传输给所述SoC；如果不同，则进行报警。

2.根据权利要求1所述的电路，其特征在于，所述SoC还包含片选线，所述FPGA还包含寄存器，其中：

所述SoC的片选线连接所述FPGA的寄存器，所述寄存器还分别与每一路外设连接；所述SoC对所述FPGA的寄存器的取值进行设置；

所述FPGA根据寄存器的取值控制寄存器选通所述片选线与外设中的一个或多个，从而使片选信号传输到一个或多个外设。

3.根据权利要求2所述的电路，其特征在于，所述SoC的数据线包含数据输出线和数据输入线，其中：

所述FPGA将所述数据输出线分成n路，每一路连接到一外设，将所述SoC的数据输出线传输的数据信号发送给每路外设；

所述FPGA还包含n路缓存，每一路缓存分别连接到所述SoC的数据输入线，并对应的与一路外设连接，从相连接的外设接收数据信号，所述n路缓存分时将各自接收到的数据信号通过所述SoC的数据输入线传输给所述SoC。

4.根据权利要求1所述的电路，其特征在于，所述SoC的数据线为单线双向数据线，所述FPGA还包含比较器、第一开关和第二开关，其中：

所述FPGA的第一开关的第一连接端以及第二开关的第一连接端与所述SoC的数据线连接，所述第一开关的第二连接端分成n路，每一路连接到一路外设，所述第二开关的第二连接端连接所述比较器的输出端，所述比较器包含n路输入端，每一路输入端连接到一路外设，在所述SoC通过数据线发送数据时，所述第一开关导通，第二开关截止，通过所述第一开关的第二连接端将SoC的数据信号分别发送到每一路外设；在所述SoC通过数据线接收数据时，所述第一开关截止，第二开关导通，所述比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过所述SoC的数据线传输给所述SoC；如果不同，则进行报警。

5.根据权利要求1所述的电路，其特征在于，所述SoC的数据线为单线双向数据线，所述FPGA还包含n路缓存、第一开关和第二开关，其中：

所述FPGA的第一开关的第一连接端以及第二开关的第一连接端与所述SoC的数据线连接，所述第一开关的第二连接端分成n路，每一路连接到一路外设，所述第二开关的第二连接端分成n路，每一路连接到一路缓存，每路缓存还与一路外设对应相连，在所述SoC通过数据线发送数据时，所述第一开关导通，第二开关截止，通过所述第一开关的第二连接端将所述SoC的数据信号分别发送到每一路外设；在所述SoC通过数据线接收数据时，所述第一开关截止，第二开关导通，所述n路缓存各自接收相连接的外设发送的数据信号，并分时将各自接收到的数据信号通过所述SoC的数据线传输给所述SoC。

6.一种对多路外设进行同步控制的方法，其特征在于，包括：

片上系统SoC通过数据线和时钟线与现场可编程门阵列FPGA进行数据信号传输和时钟信号传输；

所述FPGA将所述SoC的数据线和时钟线分别分成n,n≥2路，其中的每一路都连接到一外设，与所述外设进行数据信号传输和时钟信号传输；

所述FPGA将所述SoC的数据线分成n路，包括：

所述FPGA将所述数据线中的数据输出线分成n路，每一路连接到一外设，将所述SoC的数据输出线传输的数据信号发送给每个外设；

所述FPGA通过一比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过所述SoC的数据线中的数据输入线传输给所述SoC；如果不同，则进行报警。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

所述SoC对所述FPGA的一寄存器的取值进行设置，所述寄存器还分别与每一路外设连接；

所述FPGA根据寄存器的取值控制寄存器选通片选线与外设中的一个或多个，从而使片选信号传输到一个或多个外设。

8.根据权利要求7所述的方法，其特征在于：

所述SoC的数据线为单线双向数据线，所述FPGA还包含比较器、第一开关和第二开关，所述FPGA的第一开关的第一连接端以及第二开关的第一连接端与所述SoC的数据线连接，所述第一开关的第二连接端分成n路，每一路连接到一路外设，所述第二开关的第二连接端连接所述比较器的输出端，所述比较器包含n路输入端，每一路输入端连接到一路外设；

所述FPGA将所述SoC的数据线分成n,n≥2路，包括：在所述SoC通过数据线发送数据时，将所述第一开关导通，第二开关截止，通过所述第一开关的第二连接端将SoC的数据信号分别发送到每一路外设；在所述SoC通过数据线接收数据时，将所述第一开关截止，第二开关导通，通过所述比较器从n路外设接收数据信号，并比较所接收到的各路数据信号是否相同，如果均相同，则将其中一路数据信号通过所述SoC的数据线传输给所述SoC；如果不同，则进行报警；或者，

所述SoC的数据线为单线双向数据线，所述FPGA还包含多路缓存、第一开关和第二开关，所述第一开关的第一连接端以及第二开关的第一连接端与所述SoC的数据线连接，所述第一开关的第二连接端分成n路，每一路连接到一路外设，所述第二开关的第二连接端分成n路，每一路连接到一路缓存，每路缓存还与一路外设对应相连；

所述FPGA将所述SoC的数据线分成n,n≥2路，包括：在所述SoC通过数据线发送数据时，将所述第一开关导通，第二开关截止，通过所述第一开关的第二连接端将所述SoC的数据信号分别发送到每一路外设；在所述SoC通过数据线接收数据时，将所述第一开关截止，第二开关导通，n路缓存各自接收相连接的外设发送的数据信号，并分时将各自接收到的数据信号通过所述SoC的数据线传输给所述SoC。