CN100412837C

CN100412837C - 多通道内部集成电路

Info

Publication number: CN100412837C
Application number: CNB2003101123369A
Authority: CN
Inventors: 赵国胜
Original assignee: Hongfujin Precision Industry Shenzhen Co Ltd; Hon Hai Precision Industry Co Ltd
Current assignee: Hongfujin Precision Industry Shenzhen Co Ltd; Hon Hai Precision Industry Co Ltd
Priority date: 2003-11-22
Filing date: 2003-11-22
Publication date: 2008-08-20
Anticipated expiration: 2023-11-22
Also published as: CN1619517A

Abstract

一种扩展内部集成电路总线的多通道内部集成电路，该电路包括：一内部集成电路控制器，用于控制内部集成电路总线的数据及地址传输；一CPU，用于处理内部集成电路总线传输的数据及地址；若干内部集成电路总线以及一译码电路，该译码电路其包括一译码器，一用于暂存信号的锁存缓冲器，若干非门及相同数量的与非门。该电路在仅使用单一内部集成电路控制器的状态下，便可提供多条内部集成电路总线，不仅可扩展内部集成电路总线设备容量，并可避免内部集成电路设备地址冲突。

Description

多通道内部集成电路

【技术领域】

本发明涉及一种内部集成电路(Inter Integrated Circuit，I2C)，尤其涉及一种扩展内部集成电路总线的多通道内部集成电路。

【背景技术】

请参阅图1，是一种现有的内部集成电路结构图，内部集成电路是一种二线制串行扩展电路，其包括：一内部集成电路控制器，用于控制内部集成电路总线的数据及地址传输；一CPU，用于处理内部集成电路总线传输的数据及地址；一内部集成电路总线及若干设备。其中，每一设备与内部集成电路控制器之间以并行方式通过串行数据线(Serial Data Line，SDA)及串行时钟线(Serial Clock Line，SCL)连接；CPU与内部集成电路控制器之间以并行方式通过地址总线、数据总线及IO选通信号线连接。内部集成电路总线使用串行数据线和串行时钟线传输信号，其中串行数据线是地址/数据的传输线，可用于设备间双向传输地址/数据；串行时钟线是同步时钟信号线，通过高低电压信号控制内部集成电路设备的动作。

现有的内部集成电路中一个内部集成电路控制器对应一条内部集成电路总线，用一个字节表示地址，所以最多只能够表示128个地址ID，每个设备所对应的地址ID均不可重复，因此该内部集成电路控制器能够控制的设备最多只有128个，这样就很大程度上限制了内部集成电路总线的应用。有鉴于此，在仅使用单一内部集成电路控制器的状态下提供一种结构简单的内部集成电路多通道扩展电路实为必要。

【发明内容】

本发明所要解决的技术问题在于提供一种在仅使用单一内部集成电路控制器的状态下扩展内部集成电路总线的多通道内部集成电路。

本发明所采用的技术方案为：提供一种多通道内部集成电路，其在仅使用单一内部集成电路控制器的状态下，可提供多条内部集成电路总线，该电路包括：若干内部集成电路总线；若干设备，其与这些内部集成电路总线相连接；一CPU，用于处理内部集成电路总线传输的数据及地址；一内部集成电路控制器，其与CPU相连接，用于控制内部集成电路总线的数据及地址传输；一译码电路、一主串行数据线及一主串行时钟线，所述译码电路的输入端通过若干地址线与CPU相连，还通过所述主串行时钟线与内部集成电路控制器相连，所述译码电路的输出端与所述若干内部集成电路总线中的串行时钟线相连接，所述主串行数据线与所述若干内部集成电路总线中的串行数据线均相连，所述译码电路根据CPU的地址线译码选通所述若干内部集成电路总线中对应的串行时钟线，以实现CPU与选通的内部集成电路总线上的设备进行通信。

该译码电路特征在于：现有的内部集成电路在使用单一内部集成电路控制器的状态下仅对应一条总线，可用地址仅有128个，增加该译码电路后，可在不增加内部集成电路控制器的状态下，通过译码器的多个输出端口对应出多组(每组128个)地址，亦即可用地址多于128个。

采用本发明提供的低成本技术方案，不仅扩展内部集成电路总线设备容量，并可避免内部集成电路设备地址冲突，从而有效扩大了内部集成电路的适用范围。

【附图说明】

图1是一种现有的内部集成电路结构示意图。

图2是本发明增加译码电路的改进型内部集成电路结构示意图。

图3是本发明详细译码电路结构示意图。

【具体实施方式】

请参阅图2，是本发明增加译码电路的改进型内部集成电路结构示意图，该改进型内部集成电路包括：一内部集成电路控制器10，用于控制内部集成电路总线的数据及地址传输；一CPU20，用于处理内部集成电路总线传输的数据及地址；内部集成电路总线1、2、3以及一多通道内部集成电路译码电路30。与现有的内部集成电路相比，主要区别为增加一译码电路30，将地址线A5、A6、A7接至译码电路30中，IO位置决定输入组合，译码电路30则根据相应的输入组合决定选中内部集成电路总线1、2、3中哪一条。

请参阅图3，是本发明的译码电路结构示意图，其包括一3对8译码器301，该3对8译码器301具三个输入端口A5、A6、A7，每一端口输入取值为0或1，其输入取值组合为：000、001、010、011、100、101、110、111，分别对应输出端口S1、S2、S3、S4、S5、S6、S7、S8，输出端口S1～S8以并行方式与一锁存缓冲器302相连接，该锁存缓冲器302用于在译码器下一信号到来的前暂存上一信号。锁存缓冲器302对应S1～S8分别输出L1、L2、L3、L4、L5、L6、L7、L8，作为每一与非门电路的一输入端口；各非门输入端口分别与主串行时钟线40相连接，其输出端口分别作为与非门的另一输入端口，与非门的输出端口与对应的内部集成电路总线的串行时钟线连接。

内部集成电路总线1、2、3的数据传输动作由串行时钟线41、42、43的信号决定，当串行时钟线41、42、43的信号为high时，内部集成电路总线1、2、3不进行数据传输，只有当串行时钟线41、42、43的信号为Low时，内部集成电路总线1、2、3才进行数据传输，从而可以通过控制串行时钟线41、42、43的信号来区分内部集成电路总线1、2、3。

当选择IO位置0x0000～0x001F时，A7、A6、A5变为000，3对8译码器使S1变1，从而L1也变1。此时根据与非门的逻辑关系：当主串行时钟线40的信号为High时，串行时钟线41的输出信号亦为High；主串行时钟线40的信号为Low时，串行时钟线41的输出信号亦为Low，即会选中内部集成电路总线1，此时其它内部集成电路总线均不会响应。

当选择IO位置0x0020～0x003F时，就会选择到内部集成电路总线2；当选择IO位置0x0040～0x005F时，就会选择到内部集成电路总线3，以此类推，从而实现在仅使用单一内部集成电路控制器的状态下，便可提供多条内部集成电路总线。

在本实施方式中，译码电路采用一3对8的译码器，具三条地址线，因此共可以译码出8条内部集成电路总线，只是，在其它实施方式中可能需要更多总线，相应地需采用更多地址线及相应的译码器，采用四条地址线及4对16译码器，即可译码出16条内部集成电路总线。

Claims

1. 一种多通道内部集成电路，其在仅使用单一内部集成电路控制器的状态下，可提供多条内部集成电路总线，该电路包括：若干内部集成电路总线；若干设备，其与这些内部集成电路总线相连接；一CPU，用于处理内部集成电路总线传输的数据及地址；一内部集成电路控制器，其与CPU相连接，用于控制内部集成电路总线的数据及地址传输；其特征在于还包含有一主串行数据线；一主串行时钟线；一译码器，设有若干输入端口及若干输出端口，所述若干输入端口与CPU的若干地址线对应相连接，用于对CPU所输入的地址信号进行译码；一锁存缓冲器，设有若干输入端口及若干输出端口，所述若干输入端口与译码器的输出端口对应相连接，用于暂存译码器输出的信号；若干非门，每一非门设有一输入端口及一输出端口，所述输入端口与所述主串行时钟线相连接；若干与非门，每一与非门设有两输入端口及一输出端口，所述两输入端口分别同非门的输出端口及锁存缓冲器的输出端口相连接，输出端口对应连接一内部集成电路总线中的串行时钟线，所述主串行时钟线与内部集成电路控制器相连，所述主串行数据线与所述若干内部集成电路总线中的串行数据线均相连，所述译码电路根据CPU的地址线译码选通所述若干内部集成电路总线中对应的串行时钟线，以实现CPU与选通的内部集成电路总线上的设备进行通信。

2. 如权利要求1所述的多通道内部集成电路，其特征在于还包含有一数据总线，上述的内部集成电路控制器及CPU分别与该数据总线相连接，通过其传输数据信息。

3. 如权利要求2所述的多通道内部集成电路，其特征在于还包括有一地址总线，上述的内部集成电路控制器及CPU分别与该地址总线相连接，通过其传输地址信息。

4. 如权利要求3所述的多通道内部集成电路，其特征在于地址总线及数据总线为并行关系。

5. 如权利要求1所述的多通道内部集成电路，其特征在于译码器为一3对8译码器。