CN219266952U - 处理电路及控制电路板 - Google Patents

Abstract

本申请涉及一种处理电路及控制电路板。所述处理电路中ARM芯片分别连接第一最小系统单元、网络通信接口模组、第一数据通信接口模组和存储控制接口模组；网络通信接口模组用于连接网络通信模组，第一数据通信接口模组用于连接第一数据通信模组，存储控制接口模组用于连接存储模组；FPGA芯片电路包括FPGA芯片、第二最小系统单元、第二数据通信接口模组；FPGA芯片分别连接第二最小系统单元、第二数据通信接口模组和ARM芯片；第二数据通信接口模组用于连接第二数据通信模组，实现FPGA结合ARM的双处理架构，能够同时拥有ARM的运算能力和FPGA的并行处理能力，且能够丰富处理架构的功能配置，提高接口资源利用率。

Description

处理电路及控制电路板

技术领域

本申请涉及电路处理技术领域，特别是涉及一种处理电路及控制电路板。

背景技术

FPGA的应用非常广泛，在通信领域、图像处理领域、汽车电子领域、消费电子领域、工业领域和数据处理领域等，都能看到FPGA的身影。在实际设计中，FPGA通常和其他处理IC架构，完成整个设计。而FPGA结合ARM架构是经常用的一种处理架构。

在实现过程中，发明人发现传统技术中至少存在如下问题：现有的FPGA结合ARM的处理架构中，功能配置不全面，接口资源利用率低。

发明内容

基于此，有必要针对上述现有的FPGA结合ARM的处理架构中存在的问题，提供一种能够丰富处理架构的功能配置，提高接口资源利用率的处理电路及控制电路板。

第一方面，本申请提供一种处理电路，包括：

ARM芯片电路，ARM芯片电路包括ARM芯片、第一最小系统单元、网络通信接口模组、第一数据通信接口模组和存储控制接口模组；ARM芯片分别连接第一最小系统单元、网络通信接口模组、第一数据通信接口模组和存储控制接口模组；网络通信接口模组用于连接网络通信模组，第一数据通信接口模组用于连接第一数据通信模组，存储控制接口模组用于连接存储模组；

FPGA芯片电路，FPGA芯片电路包括FPGA芯片、第二最小系统单元、第二数据通信接口模组；FPGA芯片分别连接第二最小系统单元、第二数据通信接口模组和ARM芯片；第二数据通信接口模组用于连接第二数据通信模组。

可选的，网络通信接口模组包括第一SPI接口、第二SPI接口、第一RMII接口和第二RMII接口；网络通信模组包括HMI模块、TCP/IP模块、VISION模块和RTE模块；第一SPI接口、第二SPI接口、第一RMII接口和第二RMII接口分别连接ARM芯片；

第一SPI接口连接HMI模块；第二SPI接口连接TCP/IP模块；第一RMII接口连接VISION模块；第二RMII接口连接RTE模块。

可选的，第一数据通信接口模组包括第一GPIO接口、IIC接口、第一UART接口、USB接口和CAN接口；

第一GPIO接口、IIC接口、第一UART接口、USB接口和CAN接口分别连接ARM芯片。

可选的，存储控制接口模组包括DDR接口和第一GPMC接口；存储模组包括FLASH存储模块和DDR存储模块；DDR接口和第一GPMC接口分别连接ARM芯片；

DDR接口连接DDR存储模块；第一GPMC接口连接FLASH存储模块。

可选的，第一最小系统单元包括第一电源电路单元、第一晶振电路单元、第一复位电路单元和第一JTAG接口单元；

第一电源电路单元、第一晶振电路单元、第一复位电路单元和第一JTAG接口单元分别连接ARM芯片。

可选的，第二数据通信接口模组包括第二GPIO接口、第一USART接口、CAP接口和第二UART接口；

第二GPIO接口、第一USART接口、CAP接口和第二UART接口分别连接FPGA芯片。

可选的，第二最小系统单元包括第二电源电路单元、第二晶振电路单元、第二复位电路单元和第二JTAG接口单元；

第二电源电路单元、第二晶振电路单元、第二复位电路单元和第二JTAG接口单元分别连接FPGA芯片。

可选的，第一数据通信接口模组还包括第二GPMC接口；ARM芯片通过第二GPMC接口连接FPGA芯片。

可选的，第一数据通信接口模组还包括第二USART接口；ARM芯片通过第二USART接口连接FPGA芯片。

第二方面，本申请提供一种控制电路板，包括电路板，以及设置在电路板上的如上述任意一项的处理电路。

上述技术方案中的一个技术方案具有如下优点和有益效果：

上述的处理电路中，包括ARM芯片电路和FPGA芯片电路，ARM芯片电路包括ARM芯片、第一最小系统单元、网络通信接口模组、第一数据通信接口模组和存储控制接口模组；ARM芯片分别连接第一最小系统单元、网络通信接口模组、第一数据通信接口模组和存储控制接口模组；网络通信接口模组用于连接网络通信模组，第一数据通信接口模组用于连接第一数据通信模组，存储控制接口模组用于连接存储模组；FPGA芯片电路包括FPGA芯片、第二最小系统单元、第二数据通信接口模组；FPGA芯片分别连接第二最小系统单元、第二数据通信接口模组和ARM芯片；第二数据通信接口模组用于连接第二数据通信模组，实现FPGA结合ARM的双处理架构。本申请通过对ARM芯片电路设置若干个网络通信接口、若干个第一数据通信接口和若干个存储控制接口，使得ARM芯片电路的接口资源丰富，功耗低；通过FPGA芯片电路设置若干个第二数据通信接口，扩展了FPGA芯片的接口，能够实现多通道或高速AD采集，且高速信号传输，基于ARM芯片连接FPGA芯片进而能够同时拥有ARM的运算能力和FPGA的并行处理能力，且能够丰富处理架构的功能配置，提高接口资源利用率。

附图说明

图1为一个实施例中处理电路的第一电路结构示意图；

图2为一个实施例中处理电路的第二电路结构示意图；

图3为一个实施例中处理电路的第三电路结构示意图；

图4为一个实施例中处理电路的第四电路结构示意图；

图5为一个实施例中控制电路板的结构示意图。

附图标记：

10、处理电路；110、ARM芯片；120、第一最小系统单元；122、第一电源电路单元；124、第一晶振电路单元；126、第一复位电路单元；128、第一JTAG接口单元；130、网络通信接口模组；132、第一SPI接口；134、第二SPI接口；136、第一RMII接口；138、第二RMII接口；140、第一数据通信接口模组；141、第一GPIO接口；143、IIC接口；145、第一UART接口；147、USB接口；149、CAN接口；150、存储控制接口模组；152、DDR接口；154、第一GPMC接口；160、FPGA芯片；170、第二数据通信接口模组；172、第二GPIO接口；174、第一USART接口；176、CAP接口；178、第二UART接口；180、第二最小系统单元；182、第二电源电路单元；184、第二晶振电路单元；186、第二复位电路单元；188、第二JTAG接口单元；20、电路板。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

另外，术语“多个”的含义应为两个以及两个以上。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了解决上述传统的FPGA结合ARM的处理架构中存在的问题，在一个实施例中，如图1所示，提供了一种处理电路，处理电路包括ARM芯片电路和FPGA芯片电路。

ARM芯片电路包括ARM芯片110、第一最小系统单元120、网络通信接口模组130、第一数据通信接口模组140和存储控制接口模组150；ARM芯片110分别连接第一最小系统单元120、网络通信接口模组130、第一数据通信接口模组140和存储控制接口模组150；网络通信接口模组130用于连接网络通信模组，第一数据通信接口模组140用于连接第一数据通信模组，存储控制接口模组150用于连接存储模组；FPGA芯片电路包括FPGA芯片160、第二最小系统单元180、第二数据通信接口模组170；FPGA芯片160分别连接第二最小系统单元180、第二数据通信接口模组170和ARM芯片110；第二数据通信接口模组170用于连接第二数据通信模组。

其中，ARM(Advanced RISC Machine)芯片指的是一种RISC微处理器。示例性的，ARM芯片110可以是AM3354系列型号的处理芯片。第一最小系统单元120指的是ARM芯片110的最小应用系统。第一最小系统单元120以最少的原件组成的ARM芯片110可以正常工作的一个系统。

网络通信接口模组130可用来连接网络通信模组，实现与终端进行网络连接。例如，网络通信接口模组130可包括若干个网络通信接口，各个网络通信接口分别连接ARM芯片110。第一数据通信接口模组140可包括若干个数据通信接口，各个数据通信接口分别连接ARM芯片110。数据通信接口可用来传输通信数据。第一数据通信模组可包括若干个外部通信模块，各个外部通信模块与各个数据通信接口一一对应连接。外部通信模块可将数据通过相应的数据通信接口传输给ARM芯片110，实现数据传输通信。存储控制接口模组150可用来连接存储模组，实现对处理数据的缓存或查询。存储控制接口模组150可包括若干个存储控制接口，存储模组可包括若干个存储模块，各个存储控制接口与各个存储模块一一对应连接。

FPGA(Field Programmable Gate Array)芯片指的是现场可编程逻辑门阵列芯片，例如，FPGA芯片160可以是GM2A系列型号或EQ144型号的FPGA处理芯片。第二最小系统单元180指的是FPGA(芯片的最小应用系统。第二最小系统单元180以最少的原件组成的FPGA芯片160可以正常工作的一个系统。第二数据通信接口模组170可包括若干个第二数据通信接口，各个第二数据通信接口分别连接FPGA芯片160。第二数据通信接口可用来传输通信数据。第二数据通信模组可包括若干个第二外部通信模块，各个第二外部通信模块与各个第二数据通信接口一一对应连接。第二外部通信模块可将数据通过相应的第二数据通信接口传输给FPGA芯片160，实现数据传输通信。FPGA芯片160与ARM芯片110之间可通过数据通信接口连接，FPGA芯片160与ARM芯片110之间还可以通过存储控制接口连接，进而实现FPGA芯片160与ARM芯片110之间的数据通信。

上述实施例中，基于ARM芯片110分别连接第一最小系统单元120、网络通信接口模组130、第一数据通信接口模组140和存储控制接口模组150；网络通信接口模组130用于连接网络通信模组，第一数据通信接口模组140用于连接第一数据通信模组，存储控制接口模组150用于连接存储模组；FPGA芯片160分别连接第二最小系统单元180、第二数据通信接口模组170和ARM芯片110；第二数据通信接口模组170用于连接第二数据通信模组，实现FPGA结合ARM的双处理架构。本申请通过对ARM芯片电路设置若干个网络通信接口、若干个第一数据通信接口和若干个存储控制接口，使得ARM芯片电路的接口资源丰富，功耗低；通过FPGA芯片电路设置若干个第二数据通信接口，扩展了FPGA芯片160的接口，能够实现多通道或高速AD采集，且高速信号传输，基于ARM芯片110连接FPGA芯片160进而能够同时拥有ARM的运算能力和FPGA的并行处理能力，且能够丰富处理架构的功能配置，提高接口资源利用率。

在一个示例中，如图2所示，网络通信接口模组130包括第一SPI接口132、第二SPI接口134、第一RMII接口136和第二RMII接口138；网络通信模组包括HMI模块、TCP/IP模块、VISION模块和RTE模块；第一SPI接口132、第二SPI接口134、第一RMII接口136和第二RMII接口138分别连接ARM芯片110；第一SPI接口132连接HMI模块；第二SPI接口134连接TCP/IP模块；第一RMII接口136连接VISION模块；第二RMII接口138连接RTE模块。

其中，第一SPI(Serial Peripheral Interface)接口和第二SPI接口134均指的是串行外设接口。第一SPI接口132用来连接HMI模块，第二SPI接口134用来连接TCP/IP模块。HMI(Human Machine Interface)模块指的是人机接口模块。TCP/IP(TransmissionControl Protocol/Internet Protocol，传输控制协议/网际协议)模块指的是能够在多个不同网络间实现信息传输的协议簇模块。示例性的，第一SPI接口132和第二SPI接口分别可通过W5500型号网络芯片连接扩展成网络通信电路。

第一RMII(Reduced Media Independent Interface)接口和第二RMII接口138均指的是精简的MII接口。其中MII(Media Independent interface)接口指的是介质无关接口。第一RMII接口136用来连接VISION模块，第二RMII接口138用来连接RTE模块。VISION模块指的是可用于各种网络拓扑上的视觉软件与视频流设备间的交互模块。RTE(Real TimeEthernet)模块指的是基于实时以太网通信协议的模块。基于第一RMII接口136连接VISION模块；第二RMII接口138连接RTE模块，两路RMII接口构成两路网络电路，丰富了处理电路的网络通信接口。

在一个示例中，如图2所示，第一数据通信接口模组140包括第一GPIO接口141、IIC接口143、第一UART接口145、USB接口147和CAN接口149；第一GPIO接口141、IIC接口143、第一UART接口145、USB接口147和CAN接口149分别连接ARM芯片110。

第一GPIO(General-purpose input/output)接口指的是通用型的输入输出接口。其中，第一GPIO接口141可以但不限于是2路GPIO接口，例如，其中一路GPIO接口可用来连接ARM芯片110状态显示模块，另一路GPIO接口可作为扩展备用接口。IIC(Inter-IntegratedCircuit)接口指的是集成电路总线接口。IIC接口143可以但不限于是2路IIC接口143，例如，其中一路IIC接口143可用来与实时时钟芯片连接，实现实时时钟数据传输；另一路IIC接口143还可以与FRAM芯片连接构成保存实时数据电路，实现数据实时存储。

第一UART(Universal Asynchronous Receiver/Transmitter)接口指的是通用异步收发传输器接口。其中，第一UART接口145可以是6路UART接口，示例性的，6路UART接口可分别与外部通信芯片连接构成通信电路。USB(Universal Serial Bus)接口指的是通用串行总线接口。其中USB接口147可以是2路USB接口147，两路USB接口构成USB通信电路。CAN(Controller Area Network)接口指的是一种串行通信网络接口。其中，CAN接口149可以是2路CAN接口149，两路CAN接口149构成CAN通信电路。通过对ARM芯片电路设置若干个第一数据通信接口，使得ARM芯片电路的通信接口资源丰富，且功耗低。

在一个示例中，如图2所示，存储控制接口模组150包括DDR接口152和第一GPMC接口154；存储模组包括FLASH存储模块和DDR存储模块；DDR接口152和第一GPMC接口154分别连接ARM芯片110；DDR接口152连接DDR存储模块；第一GPMC接口154连接FLASH存储模块。

DDR接口152指的是双倍速率同步动态随机存储器接口。基于DDR接口152连接在DDR存储模块与ARM芯片110之间，进而可实现数据缓存。其中DDR存储模块可包括MT41K64M16TW型号的DDR内存芯片。

第一GPMC(General-Purpose Memory Controller)接口指的是通用存储控制器接口。基于第一GPMC接口154连接在FLASH存储模块与ARM芯片110之间，进而可实现将数据进行外部FLASH存储。

在一个示例中，如图3所示，第一最小系统单元120包括第一电源电路单元122、第一晶振电路单元124、第一复位电路单元126和第一JTAG接口单元128；第一电源电路单元122、第一晶振电路单元124、第一复位电路单元126和第一JTAG接口单元128分别连接ARM芯片110。

其中，第一电源电路单元122用来连接外部供电电源，进而第一电源电路单元122可对外部供电电源传输的初始电源信号进行转换出来，输出满足ARM芯片电路供电要求的优化电源信号，示例性的，外部供电电源的供电电源为5V，第一电源电路单元122可包括第一电源转换电路、第二电源转换电路和第三电源转换电路。第一电源转换电路可用来将5V电源电压转换为1.5V电源电压，第二电源转换电路可用来将5V电源电压转换为3.3V电源电压，第三电源转换电路可用来将5V电源电压转换为1.1V电源电压。第一晶振电路单元124可用来产生时钟信号，并将时钟信号产生给ARM芯片110。基于第一复位电路单元126连接ARM芯片110，进而使得ARM芯片110复位时能够起到恢复到初始状态。基于第一JTAG接口单元128连接ARM芯片110，进而可通过第一JTAG接口单元128烧录程序到ARM芯片110，使得ARM芯片110能够运行烧录的程序。

上述实施例中，通过对ARM芯片电路设置若干个网络通信接口、若干个第一数据通信接口和若干个存储控制接口，使得ARM芯片电路的接口资源丰富，功耗低；基于ARM芯片110连接FPGA芯片160进而能够同时拥有ARM的运算能力和FPGA的并行处理能力，且能够丰富处理架构的功能配置，提高接口资源利用率。

在一个实施例中，如图4所示，第二数据通信接口模组170包括第二GPIO接口172、第一USART接口174、CAP接口176和第二UART接口178；第二GPIO接口172、第一USART接口174、CAP接口176和第二UART接口178分别连接FPGA芯片160。

其中，第二GPIO(General-purpose input/output)接口指的是通用型的输入输出接口。其中，第一GPIO接口141可以但不限于是多路GPIO接口，例如，其中一路第二GPIO接口172可用来连接FPGA芯片160模式选择模块，另一路第二GPIO接口172可用来连接HMI-IO模块，其中HMI-IO模块指的是人机界面输入输出模块。另六路第二GPIO接口172可用来作为PUL端(脉冲端)，另六路第二GPIO接口172可用来作为DIR端(方向端)，进而FPGA芯片160可通过PUL端和DIR端分别发送脉冲控制信号和方向控制信号给驱动器，实现对机器人的机器臂运动控制。示例性的，机器人可以但不限于是SCARA(Selective Compliance AssemblyRobot Arm)四轴机器人。

第一USART(Universal Synchronous/Asynchronous Receiver/Transmitter)接口指的是通用同步/异步串行接收/发送器接口。其中，第一USART接口174可以但不限于是4路USART接口，例如，其中一路第一USART接口174可用来作为配置IC端口，另一路第一USART接口174可用来作为远程升级端口，另一路第一USART接口174可用来作为EXT-IO端口(并行端口扩展器端口)，剩余一路第一USART接口174可用来作为SV-IO端口。第二UART(Universal Asynchronous Receiver/Transmitter)接口指的是通用异步收发传输器接口。其中，第二UART接口178可以是6路UART接口，示例性的，6路UART接口可分别与外部通信芯片连接构成通信电路。CAP接口176可以是2路CAP接口176，两路CAP接口176构成CODE通信电路。

在一个示例中，如图4所示，第二最小系统单元180包括第二电源电路单元182、第二晶振电路单元184、第二复位电路单元186和第二JTAG接口单元188；第二电源电路单元182、第二晶振电路单元184、第二复位电路单元186和第二JTAG接口单元188分别连接FPGA芯片160。

其中，第二电源电路单元182用来连接外部供电电源，进而第二电源电路单元182可对外部供电电源传输的初始电源信号进行转换出来，输出满足FPGA芯片电路供电要求的优化电源信号，示例性的，外部供电电源的供电电源为5V，第二电源电路单元182可包括第一电源转换电路、第二电源转换电路和第三电源转换电路。第一电源转换电路可用来将5V电源电压转换为1.5V电源电压，第二电源转换电路可用来将5V电源电压转换为3.3V电源电压，第三电源转换电路可用来将5V电源电压转换为1.1V电源电压。第二晶振电路单元184可用来产生时钟信号，并将时钟信号产生给FPGA芯片160。基于第二复位电路单元186连接FPGA芯片160，进而使得FPGA芯片160复位时能够起到恢复到初始状态。基于第二JTAG接口单元188连接FPGA芯片160，进而可通过第二JTAG接口单元188烧录程序到FPGA芯片160，使得FPGA芯片160能够运行烧录的程序。

在一个示例中，第一数据通信接口模组140还包括第二GPMC接口；ARM芯片110通过第二GPMC接口连接FPGA芯片160。第一数据通信接口模组140还包括第二USART接口174；ARM芯片110通过第二USART接口174连接FPGA芯片160，进而实现ARM芯片110与FPGA芯片160之间交互数据。

上述实施例中，通过FPGA芯片电路设置若干个第二数据通信接口，扩展了FPGA芯片160的接口，能够实现多通道或高速AD采集，且高速信号传输，基于ARM芯片110连接FPGA芯片160进而能够同时拥有ARM的运算能力和FPGA的并行处理能力，且能够丰富处理架构的功能配置，提高接口资源利用率。

在一个实施例中，如图5所示，还提供一种控制电路板，包括电路板20，以及设置在电路板20上的如上述任意一项的处理电路10。

其中，电路板20可以是PCB(Printed Circuit Board)电路板。关于处理电路10的具体限定可以参见上文中对于处理电路10的限定，在此不再赘述。

具体地，通过在电路板20上设置处理电路10，通过将电路板20放于机器人机器臂配套的控制箱，烧制入控制软件，实现操控机器人的机器臂运动。通过对ARM芯片电路设置若干个网络通信接口、若干个第一数据通信接口和若干个存储控制接口，使得ARM芯片电路的接口资源丰富，功耗低；通过FPGA芯片电路设置若干个第二数据通信接口，扩展了FPGA芯片的接口，能够实现多通道或高速AD采集，且高速信号传输，基于ARM芯片连接FPGA芯片进而能够同时拥有ARM的运算能力和FPGA的并行处理能力，且能够丰富处理架构的功能配置，提高接口资源利用率。

本领域技术人员可以理解，图5中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的控制电路板的限定，具体的控制电路板可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明数据载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种处理电路，其特征在于，包括：

ARM芯片电路，所述ARM芯片电路包括ARM芯片、第一最小系统单元、网络通信接口模组、第一数据通信接口模组和存储控制接口模组；所述ARM芯片分别连接所述第一最小系统单元、所述网络通信接口模组、所述第一数据通信接口模组和所述存储控制接口模组；所述网络通信接口模组用于连接网络通信模组，所述第一数据通信接口模组用于连接第一数据通信模组，所述存储控制接口模组用于连接存储模组；

FPGA芯片电路，所述FPGA芯片电路包括FPGA芯片、第二最小系统单元、第二数据通信接口模组；所述FPGA芯片分别连接所述第二最小系统单元、所述第二数据通信接口模组和所述ARM芯片；所述第二数据通信接口模组用于连接第二数据通信模组。

2.根据权利要求1所述的处理电路，其特征在于，所述网络通信接口模组包括第一SPI接口、第二SPI接口、第一RMII接口和第二RMII接口；所述网络通信模组包括HMI模块、TCP/IP模块、VISION模块和RTE模块；所述第一SPI接口、所述第二SPI接口、所述第一RMII接口和所述第二RMII接口分别连接所述ARM芯片；

所述第一SPI接口连接所述HMI模块；所述第二SPI接口连接所述TCP/IP模块；所述第一RMII接口连接所述VISION模块；所述第二RMII接口连接所述RTE模块。

3.根据权利要求1所述的处理电路，其特征在于，所述第一数据通信接口模组包括第一GPIO接口、IIC接口、第一UART接口、USB接口和CAN接口；

所述第一GPIO接口、所述IIC接口、所述第一UART接口、所述USB接口和所述CAN接口分别连接所述ARM芯片。

4.根据权利要求1所述的处理电路，其特征在于，所述存储控制接口模组包括DDR接口和第一GPMC接口；存储模组包括FLASH存储模块和DDR存储模块；所述DDR接口和所述第一GPMC接口分别连接所述ARM芯片；

所述DDR接口连接所述DDR存储模块；所述第一GPMC接口连接所述FLASH存储模块。

5.根据权利要求4所述的处理电路，其特征在于，所述第一最小系统单元包括第一电源电路单元、第一晶振电路单元、第一复位电路单元和第一JTAG接口单元；

所述第一电源电路单元、所述第一晶振电路单元、所述第一复位电路单元和所述第一JTAG接口单元分别连接所述ARM芯片。

6.根据权利要求1所述的处理电路，其特征在于，所述第二数据通信接口模组包括第二GPIO接口、第一USART接口、CAP接口和第二UART接口；

所述第二GPIO接口、所述第一USART接口、所述CAP接口和所述第二UART接口分别连接所述FPGA芯片。

7.根据权利要求6所述的处理电路，其特征在于，所述第二最小系统单元包括第二电源电路单元、第二晶振电路单元、第二复位电路单元和第二JTAG接口单元；

所述第二电源电路单元、所述第二晶振电路单元、所述第二复位电路单元和所述第二JTAG接口单元分别连接所述FPGA芯片。

8.根据权利要求1至7任意一项所述的处理电路，其特征在于，所述第一数据通信接口模组还包括第二GPMC接口；所述ARM芯片通过所述第二GPMC接口连接所述FPGA芯片。

9.根据权利要求8所述的处理电路，其特征在于，所述第一数据通信接口模组还包括第二USART接口；所述ARM芯片通过所述第二USART接口连接所述FPGA芯片。

10.一种控制电路板，其特征在于，包括电路板，以及设置在所述电路板上的如权利要求1至9任意一项所述的处理电路。

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