CN102135948A - 内部整合电路/串列周边介面主控介面电路结构 - Google Patents

内部整合电路/串列周边介面主控介面电路结构 Download PDF

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CN102135948A CN2010101108867A CN201010110886A CN102135948A CN 102135948 A CN102135948 A CN 102135948A CN 2010101108867 A CN2010101108867 A CN 2010101108867A CN 201010110886 A CN201010110886 A CN 201010110886A CN 102135948 A CN102135948 A CN 102135948A
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张琦栋
范秀铭
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Abstract

本发明是有关于一种内部整合电路/串列周边介面主控介面电路结构，即为I2C/SPI主控介面电路及集成电路结构及其总线结构，其中I2C/SPI主控介面电路包括：I2C主控模组及SPI主控模组。I2C主控模组具有I2C时脉埠及I2C资料埠，而SPI主控模组具有SPI时脉埠、SPI资料输入埠、SPI资料输出埠及SPI晶片致能埠。其中I2C时脉埠与SPI晶片致能埠电性连接后形成I2C时脉/SPI晶片致能输出/入端，而I2C资料埠与SPI资料输入埠及SPI资料输出埠电性连接后形成I2C/SPI资料输出/入端，又SPI时脉埠则形成SPI时脉输出端，并且I2C主控模组及SPI主控模组可被二选一的致能以进行工作，而且借由上述的电路结构可避免信号间相互干扰并可降低集成电路的制造与封装成本。

Description

内部整合电路/串列周边介面主控介面电路结构
技术领域
本发明涉及一种I2C/SPI主控介面电路及集成电路结构及其总线(汇流排)结构，特别是涉及一种可避免信号干扰、降低制造及封装成本的I2C/SPI的主控介面电路及集成电路结构及其总线结构。
背景技术
I2C(Inter-Integrated Circuit)串列通讯总线及SPI(SerialPeripheral Interface)总线为常用的总线系统，其中的I2C为内部整合电路，其中的SPI为串列周边介面，可用来控制多种周边装置，且皆为主从式(master-slave)架构。但是在使用时，两者常因规格不同而衍生许多相容性的问题，因此如何让两种总线的规格可彼此相容，并同时确保良好的传输品质，实在有其迫切需求。
图1A为现有习知的I2C/SPI主控介面电路结构30示意图。图1B为现有习知的具有I2C/SPI选择单元的I2C/SPI主控介面电路结构30’示意图。图2A为现有习知的I2C主控模组10致能时，I2C/SPI主控介面电路结构30内部时脉时序示意图。图2B为现有习知的I2C主控模组10致能时，I2C/SPI主控介面电路结构30外部时脉时序示意图。图3A为现有习知的SPI主控模组20致能时，I2C/SPI主控介面电路结构30’内部时脉时序示意图。图3B为现有习知的SPI主控模组20致能时，I2C/SPI主控介面电路结构30’外部时脉时序示意图。
如图1A所示，其将I2C主控模组10及SPI主控模组20整合于同一I2C/SPI主控介面电路结构30中，其中I2C主控模组10具有I2C时脉埠11及I2C资料埠12，而SPI主控模组20具有SPI时脉埠21、SPI资料输入埠22、SPI资料输出埠23及SPI晶片致能埠24。又I2C时脉埠11与SPI时脉埠21电性连接形成一第一传输线50，I2C资料埠12与SPI资料输入埠22及SPI资料输出埠23电性连接形成一第二传输线60，而SPI晶片致能埠24则形成一第三传输线70。
请同时参考图1B，I2C/SPI主控介面电路结构30’可进一步具有一I2C/SPI选择单元40，可以在I2C主控模组10及SPI主控模组20之中进行二选一的致能，以使被致能的主控模组10或20可进行工作。
如图2A所示，I2C主控模组10致能时，I2C时脉埠11便持续输出I2C时脉信号I2C_clock，而I2C资料埠12则开始传输I2C资料信号I2C_data。因SPI晶片致能埠24为低准位触发(low cnable)，所以在不致能SPI主控模组20的情况下，SPI晶片致能埠24的SPI晶片致能信号SPI_cs一直保持在高准位(high)，并且SPI时脉埠21的SPI时脉信号SPI_clock、SPI资料输入埠22及SPI资料输出埠23的SPI资料输入/输出信号SPI_dido亦保持在高准位(high)。
请同时参考图2B，所以当I2C主控模组10致能时，第一传输线50输出的是I2C时脉信号I2C_clock，第二传输线60输出I2C资料信号I2C_data，而第三传输线70则持续保持在高准位(high)。因此在致能I2C主控模组10时，不会误触发SPI主控模组20，而SPI主控模组20也不会影响I2C时脉信号I2C_clock及I2C资料信号I2C_data的输出。
如图3A所示，但在SPI主控模组20致能时，SPI晶片致能埠24降为低准位(low)以触发SPI主控模组20，并且SPI时脉埠21开始输出SPI时脉信号SPI_clock，SPI资料输入埠22及SPI资料输出埠23开始传收SP I资料输入/输出信号SPI_dido，而此时I2C时脉埠11及I2C资料埠12则持续保持在高准位(high)。
请同时参考图3B，SPI主控模组20致能时，第一传输线50输出的是SPI时脉信号SPI_clock，第二传输线60输出的是SPI资料输入/输出信号SPI_dido，而第三传输线70则输出SPI晶片致能信号SPI_cs，并持续保持在低准位(low)。
但是，在SPI主控模组20致能(SPI晶片致能信号SPI_cs持续保持在低准位(low))的同时，如图3B中的虚线框标示处，当第一传输线50持续输出SPI时脉信号SPI_clock，并且第二传输线为高准位(high)时，就有可能干扰I2C主控模组10，以使得I2C主控模组10判定为I2C主控模组10开始作动，因此造成误判并使得I2C主控模组10及SPI主控模组20间的信号相互干扰，进而严重影响整体系统的稳定性及资料传输的品质。
由此可见，上述现有的主控介面电路在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的主控介面电路及集成电路结构及其总线结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的主控介面电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的主控介面电路及集成电路结构及其总线结构，能够改进一般现有的主控介面电路，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的主控介面电路存在的缺陷，而提供一种新型的I2C/SPI主控介面电路及集成电路结构及其总线结构，所要解决的技术问题是使其可提升I2C主控模组及SPI主控模组间的稳定性及相容性，并可确保信号传输品质，非常适于实用。
本发明的另一目的在于，提供一种新型的I2C/SPI主控介面电路及集成电路结构及其总线结构，所要解决的技术问题是整合I2C主控模组及SPI主控模组，以达到减少系统输出埠数量，进而降低制造及封装晶片成本的功效，从而更加适于实用。
本发明的再一目的在于，提供一种新型的I2C/SPI主控介面电路及集成电路结构及其总线结构，所要解决的技术问题是使其借由特殊的接线方式，可使I2C串列通讯总线及SPI总线有效整合，并可避免信号间相互干扰，从而更加适于实用。
上述的I2C为内部整合电路，上述的SPI为串列周边介面。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种I2C/SPI主控介面电路结构，其包括：一I2C主控模组，其至少具有一I2C时脉埠及一I2C资料埠；以及一SPI主控模组，其至少具有一SPI时脉埠、一SPI资料输入埠、一SPI资料输出埠及一SPI晶片致能埠；其中该I2C时脉埠与该SPI晶片致能埠电性连接后形成一I2C时脉/SPI晶片致能输出/入端；该I2C资料埠与该SPI资料输入埠及该SPI资料输出埠电性连接后形成一I2C/SPI资料输出/入端；该SPI时脉埠形成一SPI时脉输出端；又该I2C主控模组及该SPI主控模组被二选一的致能以进行工作。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的主控介面电路结构，其进一步具有一I2C/SPI选择单元，以二选一的致能该I2C主控模组或该SPI主控模组。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种用于上述I2C/SPI主控介面电路结构的主控介面集成电路结构，其包括：一I2C主控模组，其至少具有一I2C时脉埠及一I2C资料埠；以及一SPI主控模组，其至少具有一SPI时脉埠、一SPI资料输入埠、一SPI资料输出埠及一SPI晶片致能埠；其中该I2C主控模组及该SPI主控模组整合于同一集成电路中，该I2C时脉埠与该SPI晶片致能埠电性连接后形成一I2C时脉/SPI晶片致能输出/入端；该I2C资料埠与该SPI资料输入埠及该SPI资料输出埠电性连接后形成一I2C/SPI资料输出/入端；该SPI时脉埠形成一SPI时脉输出端；又该I2C主控模组及该SPI主控模组被二选一的致能以进行工作。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的主控介面集成电路结构，其进一步具有一I2C/SPI选择单元，以二选一的致能该I2C主控模组或该SPI主控模组。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种用于上述I2C/SPI主控介面电路结构的总线结构，其应用于一I2C/SPI主控介面电路/集成电路结构中，以进行一第一传输状态及一第二传输状态，其特征在于其包括：一第一传输线，用以双向传输一I2C时脉信号/一SPI晶片致能信号；一第二传输线，用以双向传输一I2C资料信号/一SPI资料输入输出信号；以及一第三传输线，用以由主控端对受控端单向传输一SPI时脉信号；其中于该第一传输状态时，该第一传输线及该第二传输线用以分别传送该I2C时脉信号及该I2C资料信号，又于该第二传输状态时，该第一传输线、该第二传输线及该第三传输线用以分别传送该SPI晶片致能信号、该SPI资料输入输出信号及该SPI时脉信号。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达到上述目的，本发明提供了一种I2C/SPI主控介面电路结构，其包括：一I2C主控模组，其至少具有一I2C时脉埠及一I2C资料埠；以及一SPI主控模组，其至少具有一SPI时脉埠、一SPI资料输入埠、一SPI资料输出埠及一SPI晶片致能埠；其中I2C时脉埠与SPI晶片致能埠电性连接后形成一I2C时脉/SPI晶片致能输出/入端；I2C资料埠与SPI资料输入埠及SPI资料输出埠电性连接后形成一I2C/SPI资料输出/入端；由SPI时脉埠形成一SPI时脉输出端；又I2C主控模组及SPI主控模组被二选一的致能以进行工作。
为达上述功效，本发明再提供一种I2C/SPI主控介面集成电路结构，其包括：一I2C主控模组，其至少具有一I2C时脉埠及一I2C资料埠；以及一SPI主控模组，其至少具有一SPI时脉埠、一SPI资料输入埠、一SPI资料输出埠及一SPI晶片致能埠；其中I2C主控模组及SPI主控模组整合于同一集成电路中，I2C时脉埠与SPI晶片致能埠电性连接后形成一I2C时脉/SPI晶片致能输出/入端；I2C资料埠与SPI资料输入埠及SPI资料输出埠电性连接后形成一I2C/SPI资料输出/入端；SPI时脉埠形成一SPI时脉输出端；又I2C主控模组及SPI主控模组被二选一的致能以进行工作。
为达上述功效，本发明又提供一种I2C/SPI总线结构，其应用于一I2C/SPI主控介面电路/集成电路结构中，以进行一第一传输状态及一第二传输状态，其包括：一第一传输线，用以双向传输一I2C时脉信号/一SPI晶片致能信号；一第二传输线，用以双向传输一I2C资料信号/一SPI资料输入输出信号；以及一第三传输线，用以由主控端对受控端单向传输一SPI时脉信号；其中于第一传输状态时，第一传输线及第二传输线用以分别传送I2C时脉信号及I2C资料信号，又于第二传输状态时，第一传输线、第二传输线及第三传输线用以分别传送SPI晶片致能信号、SPI资料输入输出信号及SPI时脉信号。
借由上述技术方案，本发明主控介面电路及集成电路结构及其总线结构至少具有下列优点及有益效果：
一、借由本发明内部埠电性连接的结构，可有效避免I2C主控模组及SPI主控模组之间的传输信号相互干扰。
二、借由整合I2C主控模组及SPI主控模组，可减少系统输出埠数量，以降低制造及封装晶片成本。
三、利用特殊的接线方式，可有效提升I2C/SPI主控介面电路结构的稳定性及相容性，进而确保信号传输品质。
综上所述，本发明是有关于一种I2C/SPI主控介面电路及集成电路结构及其总线(汇流排)结构，其中I2C/SPI主控介面电路包括：I2C主控模组及SPI主控模组。I2C主控模组具有I2C时脉埠及I2C资料埠，而SPI主控模组具有SPI时脉埠、SPI资料输入埠、SPI资料输出埠及SPI晶片致能埠。其中I2C时脉埠与SPI晶片致能埠电性连接后形成I2C时脉/SPI晶片致能输出/入端，而I2C资料埠与SPI资料输入埠及SPI资料输出埠电性连接后形成I2C/SPI资料输出/入端，又SPI时脉埠则形成SPI时脉输出端，并且I2C主控模组及SPI主控模组可被二选一的致能以进行工作，而且借由上述的电路结构可避免信号间相互干扰并可降低集成电路的制造与封装成本。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A为现有习知的I2C/SPI主控介面电路结构示意图。
图1B为现有习知的具有I2C/SPI选择单元的I2C/SPI主控介面电路结构示意图。
图2A为现有习知的I2C主控模组致能时，I2C/SPI主控介面电路结构内部时脉时序示意图。
图2B为现有习知的I2C主控模组致能时，I2C/SPI主控介面电路结构外部时脉时序示意图。
图3A为现有习知的SPI主控模组致能时，I2C/SPI主控介面电路结构内部时脉时序示意图。
图3B为现有习知的SPI主控模组致能时，I2C/SPI主控介面电路结构外部时脉时序示意图。
图4A为本发明的一种I2C/SPI主控介面电路结构的实施态样。
图4B为本发明另一种I2C/SPI主控介面电路结构的实施态样。
图5为本发明的一种I2C/SPI总线结构与受控装置的系统实施态样。
图6A为本发明的一种I2C主控模组致能时，I2C/SPI主控介面电路结构内部时脉时序实施例图。
图6B为本发明的一种I2C主控模组致能时，I2C/SPI主控介面电路结构外部时脉时序实施例图。
图7A为本发明的一种SPI主控模组致能时，I2C/SPI主控介面电路结构内部时脉时序实施例图。
图7B为本发明的一种SPI主控模组致能时，I2C/SPI主控介面电路结构外部时脉时序实施例图。
10：I2C主控模组
11：I2C时脉埠
12：I2C资料埠
20：SPI主控模组
21：SPI时脉埠
22：SPI资料输入埠
23：SPI资料输出埠
24：SPI晶片致能埠
30、30’、100、100’：I2C/SPI主控介面电路结构
40：I2C/SPI选择单元
50：第一传输线
60：第二传输线
70：第三传输线
80：I2C/SPI受控装置
81a、81b...81c：I2C受控装置
82a、82b...82c：SPI受控装置
101：I2C时脉/SPI晶片致能输出/入端
102：I2C/SPI资料输出/入端
103：SPI时脉输出端
200：I2C/SPI总线结构
I2C_clock：I2C时脉信号
I2C_data：I2C资料信号
SPI_clock：SPI时脉信号
SPI_dido：SPI资料输入/输出信号
SPI_cs：SPI晶片致能信号
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的主控介面电路及集成电路结构及其总线结构其具体实施方式、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。
图4A为本发明的一种I2C/SPI主控介面电路结构100的实施态样。图4B为本发明另一种I2C/SPI主控介面电路结构100’的实施态样。图5为本发明的一种I2C/SPI总线结构200与受控装置的系统实施态样。图6A为本发明的一种I2C主控模组10致能时，I2C/SPI主控介面电路结构100内部时脉时序实施例图。图6B为本发明的一种I2C主控模组10致能时，I2C/SPI主控介面电路结构100外部时脉时序实施例图。图7A为本发明的一种SPI主控模组20致能时，I2C/SPI主控介面电路结构100内部时脉时序实施例图。图7B为本发明的一种SPI主控模组20致能时，I2C/SPI主控介面电路结构100外部时脉时序实施例图。
如图4A所示，本实施例为一种I2C/SPI主控介面电路结构100，其包括：一I2C主控模组10及一SPI主控模组20。
I2C主控模组10至少具有一I2C时脉埠11及I2C资料埠12，而SPI主控模组20至少具有一SPI时脉埠21、一SPI资料输入埠22、一SPI资料输出埠23及一SPI晶片致能埠24。
其中，I2C时脉埠11与SPI晶片致能埠24电性连接后形成一I2C时脉/SPI晶片致能输出/入端101，以连接一第一传输线50。I2C资料埠12则与SPI资料输入埠22及SPI资料输出埠23电性连接后形成一I2C/SPI资料输出/入端102，以连接一第二传输线60，又SPI时脉埠21可单独形成一SPI时脉输出端103，以连接一第三传输线70。
请同时参考图4B，I2C/SPI主控介面电路结构100’可进一步具有一I2C/SPI选择单元40，以二选一的致能I2C主控模组10或SPI主控模组20，以使I2C主控模组10及SPI主控模组20可分别被致能，以进行作动。
另外，在本发明另一实施例中，I2C/SPI主控介面电路结构100、100’可进一步整合为一种I2C/SPI主控介面集成电路结构，也就是说I2C主控模组10及SPI主控模组20可整合于同一集成电路中，并且I2C/SPI主控介面集成电路结构也可进一步具有一I2C/SPI选择单元40，以二选一的致能I2C主控模组10或SPI主控模组20，以选择传输所需的主控模组。
如图5所示，本发明另一较佳实施例为一种I2C/SPI总线结构200，其应用于一I2C/SPI主控介面电路/集成电路结构中，以进行传输。而I2C/SPI总线结构200以第一传输线50，第二传输线60及第三传输线70，与受控端的I2C/SPI受控装置80电讯连接。
第一传输线50用以双向传输I2C时脉信号I2C_clock或SPI晶片致能信号SPI_cs，第二传输线60则用以双向传输I2C资料信号I2C_data或SPI资料输入输出信号SPI_dido，而第三传输线70用以使位在主控端的I2C/SPI总线结构200对位在受控端的I2C/SPI受控装置80单向传输SPI时脉信号SPI_clock。
举例来说，若将I2C主控模组10致能视为第一传输状态，此时第一传输线50及第二传输线60分别用以传送I2C时脉信号I2C_clock及I2C资料信号I2C_data，并将SPI主控模组20致能视为第二传输状态，此时第一传输线50、第二传输线60及第三传输线70分别用以传送SPI晶片致能信号SPI_cs、SPI资料输入输出信号SPI_dido及SPI时脉信号SPI_clock。
I2C/SPI受控装置80可以包括I2C受控装置81a、81b...81c及SPI受控装置82a、82b...82c，I2C受控装置81a、81b...81c与I2C/SPI总线结构200的第一传输线50、第二传输线60相连接，而SPI受控装置82a、82b...82c则与I2C/SPI总线结构200的第一传输线50、第二传输线60及第三传输线70相连接。并且，I2C/SPI总线结构200可同时连接数个I2C受控装置81a、81b...81c及SPI受控装置82a、82b...82c，但在同一个系统工作时间点上，I2C/SPI总线结构200中的I2C主控模组10及SPI主控模组20仅会有一个被致能，以服务对应的受控装置。
举例来说，请同时参考图6A至图7B，第一传输线50可双向传输I2C时脉信号I2C_clock或SPI晶片致能信号SPI_cs，第二传输线60双向传输I2C资料信号I2C_data或SPI资料输入输出信号SPI_dido，且第三传输线70用以单向传输SPI时脉信号SPI_clock。
而如图6A及图6B所示，当I2C主控模组10致能时，第一传输线50于时间点t1开始输出I2C时脉信号I2C_clock，并且第二传输线60开始传输I2C资料信号I2C_data，且于时间点t2，由于SPI时脉信号SPI_clock并没有动作，因此SPI主控模组20并不会受到干扰。而在时间点t3时，I2C时脉信号I2C_clock停止，也表示I2C资料信号I2C_data传输将随之停止，并且在整个信号传输过程中，SPI时脉埠21的SPI时脉信号SPI_clock一直保持于低准位(low)，SPI资料输出埠23、SPI资料输入埠22的SPI资料输入输出信号SPI_dido皆保持在高准位(high)。
请同时参考图6B，I2C主控模组10致能时，第一传输线50及第二传输线60，分别传送I2C时脉信号I2C_clock及I2C资料信号I2C_data至I2C受控装置81a、81b...81c，由于I2C受控装置81a、81b...81c皆未连接于第三传输线70，因此并不会受到第三传输线70所传送的信号影响。在整个过程中，因为SPI晶片致能埠24的SPI晶片致能信号SPI_cs一直保持在高准位(high)，所以SPI主控模组20及SPI受控装置82a、82b...82c不会被致能且完全不受影响，更不会产生信号间的干扰。
又举例来说，请参考图7A及图7B，在SPI主控模组20致能时，第一传输线50传送SPI晶片致能信号SPI_cs，第二传输线60则传收SPI资料输入输出信号SPI_dido，而第三传输线70传送SPI时脉信号SPI_clock至各SPI受控装置82a、82b...82c。
且于时间点t4时，SPI晶片致能埠24经由第一传输线50开始输出SPI晶片致能信号SPI_cs，并以低准位触发(low enable)SPI受控装置82a、82b...82c。由于致能I2C受控装置81a、81b...81c的起始条件为I2C时脉信号I2C_clock为高准位(high)且I2C资料信号I2C_data由高准位转为低准位，但因为在SPI主控模组20致能时，第一传输线50所输出的SPI晶片致能信号SPI_cs为低准位(low)，所以不符合I2C受控装置81a、81b...81c所需的起始条件，也不会致能I2C受控装置81a、81b...81c，而发生信号干扰的情形。
接下来，SPI资料输入埠22及SPI资料输出埠23开始传收SPI资料输入输出信号SPI_dido，而SPI时脉埠21开始传送SPI时脉信号SPI_clock，因此SPI主控模组20可经由第二传输线60传收SPI资料输入输出信号SPI_dido，并由第三传输线70开始传送SPI时脉信号SPI_clock。
而于时间点t5，SPI主控模组20停止致能，由于在此之前并未有致能I2C受控装置81a、81b...81c的条件，因此当SPI主控模组20作动时，I2C受控装置81a、81b...81c也不会受到SPI主控模组20的干扰影响。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (5)

1.一种内部整合电路/串列周边介面主控介面电路结构，其特征在于其包括：
一I2C主控模组，其至少具有一I2C时脉埠及一I2C资料埠；以及
一SPI主控模组，其至少具有一SPI时脉埠、一SPI资料输入埠、一SPI资料输出埠及一SPI晶片致能埠；
其中该I2C时脉埠与该SPI晶片致能埠电性连接后形成一I2C时脉/SPI晶片致能输出/入端；该I2C资料埠与该SPI资料输入埠及该SPI资料输出埠电性连接后形成一I2C/SPI资料输出/入端；该SPI时脉埠形成一SPI时脉输出端；又该I2C主控模组及该SPI主控模组被二选一的致能以进行工作。
2.根据权利要求1所述的内部整合电路/串列周边介面主控介面电路结构，其特征在于其进一步具有一I2C/SPI选择单元，以二选一的致能该I2C主控模组或该SPI主控模组。
3.一种用于上述内部整合电路/串列周边介面主控介面电路结构的主控介面集成电路结构，其特征在于其包括：
一I2C主控模组，其至少具有一I2C时脉埠及一I2C资料埠；以及
一SPI主控模组，其至少具有一SPI时脉埠、一SPI资料输入埠、一SPI资料输出埠及一SPI晶片致能埠；
其中该I2C主控模组及该SPI主控模组整合于同一集成电路中，该I2C时脉埠与该SPI晶片致能埠电性连接后形成一I2C时脉/SPI晶片致能输出/入端；该I2C资料埠与该SPI资料输入埠及该SPI资料输出埠电性连接后形成一I2C/SPI资料输出/入端；该SPI时脉埠形成一SPI时脉输出端；又该I2C主控模组及该SPI主控模组被二选一的致能以进行工作。
4.根据权利要求3所述的用于上述内部整合电路/串列周边介面主控介面电路结构的主控介面集成电路结构，其特征在于其进一步具有一I2C/SPI选择单元，以二选一的致能该I2C主控模组或该SPI主控模组。
5.一种用于上述内部整合电路/串列周边介面主控介面电路结构的总线结构，其应用于一I2C/SPI主控介面电路/集成电路结构中，以进行一第一传输状态及一第二传输状态，其特征在于其包括：
一第一传输线，用以双向传输一I2C时脉信号/一SPI晶片致能信号；
一第二传输线，用以双向传输一I2C资料信号/一SPI资料输入输出信号；以及
一第三传输线，用以由主控端对受控端单向传输一SPI时脉信号；
其中于该第一传输状态时，该第一传输线及该第二传输线用以分别传送该I2C时脉信号及该I2C资料信号，又于该第二传输状态时，该第一传输线、该第二传输线及该第三传输线用以分别传送该SPI晶片致能信号、该SPI资料输入输出信号及该SPI时脉信号。
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