JP2011138466A - I2c/spi制御インターフェース回路構造、集積回路構造およびバス構造 - Google Patents
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Abstract
【課題】I2C制御モジュールとSPI制御モジュールとの間の安定性および互換性を向上させる。
【解決手段】I2C制御モジュール10は、I2Cクロックポート11およびI2Cデータポート12を含む。SPI制御モジュール20は、SPIクロックポート21、SPIデータ入力ポート22、SPIデータ出力ポート23およびSPIチップイネーブルポート24を含む。I2Cクロックポート11とSPIチップイネーブルポート24とが接続され、I2Cクロック/SPIチップイネーブル出力/入力端101を形成し、I2Cデータポート12とSPIデータ入力ポート22とSPIデータ出力ポート23とが接続され、I2C/SPIデータ出力/入力端102を形成し、SPIクロックポート21により、SPIクロック出力端103が形成される。
【選択図】図7
【解決手段】I2C制御モジュール10は、I2Cクロックポート11およびI2Cデータポート12を含む。SPI制御モジュール20は、SPIクロックポート21、SPIデータ入力ポート22、SPIデータ出力ポート23およびSPIチップイネーブルポート24を含む。I2Cクロックポート11とSPIチップイネーブルポート24とが接続され、I2Cクロック/SPIチップイネーブル出力/入力端101を形成し、I2Cデータポート12とSPIデータ入力ポート22とSPIデータ出力ポート23とが接続され、I2C/SPIデータ出力/入力端102を形成し、SPIクロックポート21により、SPIクロック出力端103が形成される。
【選択図】図7
Description
本発明は、I2C/SPI制御インターフェース回路構造、集積回路構造およびバス構造に関し、特に、信号干渉を防止することができ、製造コストおよびパッケージコストを低減することができるI2C/SPI制御インターフェース回路構造、集積回路構造およびバス構造に関する。
I2C(Inter−Integrated Circuit)バスおよびSPI(Serial Peripheral Interface)バスは、頻繁に使用されるバスシステムであり、多種の周辺装置を制御するのに使用することができる。I2CバスおよびSPIバスは、いずれも、マスタースレーブ(master-slave)方式のアーキテクチャであるが、使用するとき、両者の規格が異なるため、互換性の問題が多く発生する。従って、如何にしてこの2種類のバス規格に互換性を与えると同時に、良好な伝送品質を確保するための解決が求められていた。
図1は、従来のI2C/SPI制御インターフェース回路構造30を示す模式図である。図2は、従来のI2C/SPI選択ユニットを含むI2C/SPI制御インターフェース回路構造30’を示す模式図である。
図3は、従来のI2C制御モジュール10がイネーブルされるときのI2C/SPI制御インターフェース回路構造30の内部クロックを示すタイミングチャート図である。図4は、従来のI2C制御モジュール10がイネーブルされるときのI2C/SPI制御インターフェース回路構造30の外部クロックを示すタイミングチャート図である。図5は、従来のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造30’の内部クロックを示すタイミングチャート図である。図6は、従来のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造30’の外部クロックを示すタイミングチャート図である。
図3は、従来のI2C制御モジュール10がイネーブルされるときのI2C/SPI制御インターフェース回路構造30の内部クロックを示すタイミングチャート図である。図4は、従来のI2C制御モジュール10がイネーブルされるときのI2C/SPI制御インターフェース回路構造30の外部クロックを示すタイミングチャート図である。図5は、従来のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造30’の内部クロックを示すタイミングチャート図である。図6は、従来のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造30’の外部クロックを示すタイミングチャート図である。
図1を参照して説明する。図1においては、I2C制御モジュール10およびSPI制御モジュール20が同一のI2C/SPI制御インターフェース回路構造30中に統合されている。I2C制御制御モジュール10は、I2Cクロックポート11およびI2Cデータポート12を含む。SPI制御モジュール20は、SPIクロックポート21、SPIデータ入力ポート22、SPIデータ出力ポート23およびSPIチップイネーブルポート24を含む。また、I2Cクロックポート11とSPIクロックポート21とが電気的に接続され、第1の伝送ライン50が形成される。また、I2Cデータポート12とSPIデータ入力ポート22とSPIデータ出力ポート23とが電気的に接続され、第2の伝送ライン60が形成される。また、SPIチップイネーブルポート24により、第3の伝送ライン70が形成される。
図2を同時に参照して説明する。図2に示すI2C/SPI制御インターフェース回路構造30’は、I2C/SPI選択ユニット40をさらに含む。I2C/SPI選択ユニット40は、I2C制御モジュール10またはSPI制御モジュール20のいずれかをイネーブルし、イネーブルされたI2C制御モジュール10またはSPI制御モジュール20は動作する。
図3を参照して説明する。図3に示すように、I2C制御モジュール10がイネーブルされるとき、I2Cクロックポート11は、I2Cクロック信号I2C_clockを出力し続け、I2Cデータポート12は、I2Cデータ信号I2C_dataの伝送を開始する。
SPIチップイネーブルポート24は、ローレベルでイネーブルされる(low enable)ため、SPI制御モジュール20がイネーブルされない状況においては、SPIチップイネーブルポート24のSPIチップイネーブル信号SPI_csは、ハイレベル(high)が保持され、SPIクロックポート21のSPIクロック信号SPI_clockと、SPIデータ入力ポート22およびSPIデータ出力ポート23のSPIデータ入力/出力信号SPI_didoも、ハイレベル(high)が保持される。
SPIチップイネーブルポート24は、ローレベルでイネーブルされる(low enable)ため、SPI制御モジュール20がイネーブルされない状況においては、SPIチップイネーブルポート24のSPIチップイネーブル信号SPI_csは、ハイレベル(high)が保持され、SPIクロックポート21のSPIクロック信号SPI_clockと、SPIデータ入力ポート22およびSPIデータ出力ポート23のSPIデータ入力/出力信号SPI_didoも、ハイレベル(high)が保持される。
図4を同時に参照して説明する。従って、I2C制御モジュール10がイネーブルされるとき、第1の伝送ライン50が出力するのは、I2Cクロック信号I2C_clockである。第2の伝送ライン60は、I2Cデータ信号I2C_dataを出力する。第3の伝送ライン70は、ハイレベル(high)を保持し続ける。
従って、I2C制御モジュール10がイネーブルされるとき、SPI制御モジュール20が誤ってイネーブルされることがなく、SPI制御モジュール20がI2Cクロック信号I2C_clockおよびI2Cデータ信号I2C_dataの出力に影響を与えることもない。
従って、I2C制御モジュール10がイネーブルされるとき、SPI制御モジュール20が誤ってイネーブルされることがなく、SPI制御モジュール20がI2Cクロック信号I2C_clockおよびI2Cデータ信号I2C_dataの出力に影響を与えることもない。
図5を参照して説明する。図5に示すように、SPI制御モジュール20がイネーブルされるとき、SPIチップイネーブルポート24は、ローレベル(low)に下がり、SPI制御モジュール20がイネーブルされる。また、SPIクロックポート21は、SPIクロック信号SPI_clockの出力を開始し、SPIデータ入力ポート22およびSPIデータ出力ポート23は、SPIデータ入力/出力信号SPI_didoの送受信を開始する。
このとき、I2Cクロックポート11およびI2Cデータポート12は、ハイレベル(high)を保持し続ける。
このとき、I2Cクロックポート11およびI2Cデータポート12は、ハイレベル(high)を保持し続ける。
図6を同時に参照する。SPI制御モジュール20がイネーブルされるとき、第1の伝送ライン50が出力するのは、SPIクロック信号SPI_clockである。第2の伝送ライン60は、SPIデータ入力/出力信号SPI_didoを出力する。第3の伝送ライン70は、SPIチップイネーブル信号SPI_csを出力し、ローレベル(low)を保持し続ける。
しかし、SPI制御モジュール20がイネーブルされる(SPIチップイネーブル信号SPI_csがローレベル(low)を保持し続ける)と同時に、図6の点線枠で示す部分のように、第1の伝送ライン50がSPIクロック信号SPI_clockを出力し続け、第2の伝送ライン60がハイレベル(high)であるとき、I2C制御モジュール10が干渉を受ける可能性がある。
このとき、I2C制御モジュール10は、I2C制御モジュール10の動作開始と誤判断し、これにより、I2C制御モジュール10とSPI制御モジュール20との間の信号が相互干渉し、システム全体の安定性およびデータ伝送品質が重大な影響を受ける。
このとき、I2C制御モジュール10は、I2C制御モジュール10の動作開始と誤判断し、これにより、I2C制御モジュール10とSPI制御モジュール20との間の信号が相互干渉し、システム全体の安定性およびデータ伝送品質が重大な影響を受ける。
本発明の第1の目的は、I2C制御モジュールとSPI制御モジュールとの間の安定性および互換性を向上し、良好な信号伝送品質を確保することができるI2C/SPI制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第2の目的は、I2C制御モジュールとSPI制御モジュールとを統合することにより、システムの出力ポート数を減らし、これにより、製造コストおよびパッケージコストを低減することができるI2C/SPI制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第3の目的は、特殊なライン接続方式により、I2CバスとSPIバスとを有効に統合することができ、信号間の相互干渉を防止することができるI2C/SPI制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第2の目的は、I2C制御モジュールとSPI制御モジュールとを統合することにより、システムの出力ポート数を減らし、これにより、製造コストおよびパッケージコストを低減することができるI2C/SPI制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
本発明の第3の目的は、特殊なライン接続方式により、I2CバスとSPIバスとを有効に統合することができ、信号間の相互干渉を防止することができるI2C/SPI制御インターフェース回路構造、集積回路構造およびバス構造を提供することにある。
上述の課題を解決するために、本発明は、I2C/SPI制御インターフェース回路構造を提供するものである。本発明のI2C/SPI制御インターフェース回路構造は、少なくとも、I2CクロックポートおよびI2Cデータポートを含むI2C制御モジュールと、少なくとも、SPIクロックポート、SPIデータ入力ポート、SPIデータ出力ポートおよびSPIチップイネーブルポートを含むSPI制御モジュールと、を含む。I2CクロックポートとSPIチップイネーブルポートとは、電気的に接続された後、I2Cクロック/SPIチップイネーブル出力/入力端を形成する。I2CデータポートとSPIデータ入力ポートとSPIデータ出力ポートとは、電気的に接続された後、I2C/SPIデータ出力/入力端を形成する。SPIクロックポートにより、SPIクロック出力端が形成される。I2C制御モジュールまたはSPI制御モジュールのいずれか一方がイネーブル(enable )されて動作する。
上述の課題を解決するために、本発明は、I2C/SPI制御インターフェース集積回路構造を提供するものである。本発明のI2C/SPI制御インターフェース集積回路構造は、少なくとも、I2CクロックポートおよびI2Cデータポートを含むI2C制御モジュールと、少なくとも、SPIクロックポート、SPIデータ入力ポート、SPIデータ出力ポートおよびSPIチップイネーブルポートを含むSPI制御モジュールと、を含む。I2C制御モジュールおよびSPI制御モジュールは、同一の集積回路中に統合される。I2CクロックポートとSPIチップイネーブルポートとは、電気的に接続された後、I2Cクロック/SPIチップイネーブル出力/入力端を形成する。I2CデータポートとSPIデータ入力ポートとSPIデータ出力ポートとは、電気的に接続された後、I2C/SPIデータ出力/入力端を形成する。SPIクロックポートにより、SPIクロック出力端が形成される。I2C制御モジュールまたはSPI制御モジュールのいずれか一方がイネーブルされて動作する。
上述の課題を解決するために、本発明は、I2C/SPIバス構造を提供するものである。本発明のI2C/SPIバス構造は、I2C/SPI制御インターフェース回路構造/集積回路構造中に応用され、第1の伝送状態および第2の伝送状態を行う。本発明のI2C/SPIバス構造は、I2Cクロック信号/SPIチップイネーブル信号の双方向伝送に使用される第1の伝送ラインと、I2Cデータ信号/SPIデータ入力/出力信号の双方向伝送に使用される第2の伝送ラインと、制御端から被制御端へSPIクロック信号を伝送するのに使用される第3の伝送ラインと、を含む。第1の伝送状態のとき、第1の伝送ラインは、I2Cクロック信号を伝送するのに使用され、第2の伝送ラインは、I2Cデータ信号を伝送するのに使用される。また、第2の伝送状態のとき、第1の伝送ラインは、SPIチップイネーブル信号を伝送するのに使用され、第2の伝送ラインは、SPIデータ入力/出力信号を伝送するのに使用され、第3の伝送ラインは、SPIクロック信号を伝送されするのに使用され、I2C制御モジュールまたはSPI制御モジュールのいずれか一方がイネーブルされて動作することが可能する。る。
本発明を実施することにより、少なくとも下記の効果が達成される。
1.内部ポートが電気的に接続される構造により、I2C制御モジュールとSPI制御モジュールとの間の伝送信号が相互干渉するのを有効に防止することができる。
2.I2C制御モジュールとSPI制御モジュールとを統合することにより、システムの出力ポートの数を減らすことができ、これにより、製造コストおよびチップパッケージコストを低減することができる。
3.特殊なライン接続方式により、I2C/SPI制御インターフェース回路構造の安定性および互換性を有効に高めることができ、良好な信号伝送品質が確保される。
1.内部ポートが電気的に接続される構造により、I2C制御モジュールとSPI制御モジュールとの間の伝送信号が相互干渉するのを有効に防止することができる。
2.I2C制御モジュールとSPI制御モジュールとを統合することにより、システムの出力ポートの数を減らすことができ、これにより、製造コストおよびチップパッケージコストを低減することができる。
3.特殊なライン接続方式により、I2C/SPI制御インターフェース回路構造の安定性および互換性を有効に高めることができ、良好な信号伝送品質が確保される。
当該技術に熟知する者が本発明の技術内容、目的および長所を簡単に理解できるように、本発明の実施形態を図面に沿って詳細に説明する。
図7は、本発明の一実施形態によるI2C/SPI制御インターフェース回路構造100を示す模式図である。図8は、本発明の他の実施形態によるI2C/SPI制御インターフェース回路構造100’を示す模式図である。
図9は、本発明のI2C/SPIバス構造200およびI2C/SPI被制御装置80のシステムを示す模式図である。
図10は、本発明のI2C制御モジュール10がイネーブル(enable:有効化)されるときのI2C/SPI制御インターフェース回路構造100の内部クロックを示すタイミングチャート図である。図11は、本発明のI2C制御モジュール10がイネーブルされるときのI2C/SPI制御インターフェース回路構造100の外部クロックを示すタイミングチャート図である。図12は、本発明のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造100の内部クロックを示すタイミングチャート図である。図13は、本発明のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造100の外部クロックを示すタイミングチャート図である。
図9は、本発明のI2C/SPIバス構造200およびI2C/SPI被制御装置80のシステムを示す模式図である。
図10は、本発明のI2C制御モジュール10がイネーブル(enable:有効化)されるときのI2C/SPI制御インターフェース回路構造100の内部クロックを示すタイミングチャート図である。図11は、本発明のI2C制御モジュール10がイネーブルされるときのI2C/SPI制御インターフェース回路構造100の外部クロックを示すタイミングチャート図である。図12は、本発明のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造100の内部クロックを示すタイミングチャート図である。図13は、本発明のSPI制御モジュール20がイネーブルされるときのI2C/SPI制御インターフェース回路構造100の外部クロックを示すタイミングチャート図である。
図7を参照して説明する。図7に示すように、本実施形態によるI2C/SPI制御インターフェース回路構造100は、I2C制御モジュール10およびSPI制御モジュール20を含む。
I2C制御モジュール10は、少なくとも、I2Cクロックポート11およびI2Cデータポート12を含む。SPI制御モジュール20は、少なくとも、SPIクロックポート21、SPIデータ入力ポート22、SPIデータ出力ポート23およびSPIチップイネーブルポート24を含む。
I2Cクロックポート11とSPIチップイネーブルポート24とは、電気的に接続された後、I2Cクロック/SPIチップイネーブル出力/入力端101を形成し、第1の伝送ライン50に接続される。I2Cデータポート12とSPIデータ入力ポート22とSPIデータ出力ポート23とは、電気的に接続された後、I2C/SPIデータ出力/入力端102を形成し、第2の伝送ライン60に接続される。また、SPIクロックポート21は、単独でSPIクロック出力端103を形成し、第3の伝送ライン70に接続される。
図8を合わせて参照して説明する。図8に示すように、I2C/SPI制御インターフェース回路構造100’は、I2C/SPI選択ユニット40をさらに含む。I2C/SPI選択ユニット40は、I2C制御モジュール10またはSPI制御モジュール20のいずれかをイネーブルする。即ち、I2C制御モジュール10とSPI制御モジュール20とは、別々にイネーブルされて動作する。
また、本発明の他の実施形態において、I2C/SPI制御インターフェース回路構造100、100’をI2C/SPI制御インターフェース集積回路構造に統合することができる。即ち、I2C制御モジュール10とSPI制御モジュール20とを同一の集積回路中に統合することができる。また、I2C/SPI制御インターフェース集積回路構造もI2C/SPI選択ユニット40を含み、I2C/SPI選択ユニット40は、I2C制御モジュール10またはSPI制御モジュール20のいずれかをイネーブルし、伝送に必要な制御モジュールが選択される。
図9を参照して説明する。図9に示すように、本発明は、I2C/SPIバス構造200をさらに提供する。本発明のI2C/SPIバス構造200は、I2C/SPI制御インターフェース回路構造/集積回路構造中に応用され、伝送を行う。I2C/SPIバス構造200は、第1の伝送ライン50、第2の伝送ライン60および第3の伝送ライン70により、被制御端であるI2C/SPI被制御装置80に電気的に接続される。
第1の伝送ライン50は、I2Cクロック信号I2C_clockまたはSPIチップイネーブル信号SPI_csを双方向に伝送するのに使用される。第2の伝送ライン60は、I2Cデータ信号I2C_dataまたはSPIデータ入力/出力信号SPI_didoを双方向に伝送するのに使用される。第3の伝送ライン70は、制御端に位置するI2C/SPIバス構造200を被制御端であるI2C/SPI被制御装置80に位置合わせし、SPIクロック信号SPI_clockを一方向に伝送するのに使用される。
例えば、I2C制御モジュール10がイネーブルされるのを第1の伝送状態とする場合、このとき、第1の伝送ライン50は、I2Cクロック信号I2C_clockを伝送するのに使用され、第2の伝送ライン60は、I2Cデータ信号I2C_dataを伝送するのに使用される。また、SPI制御モジュール20がイネーブルされるのを第2の伝送状態とする場合、このとき、第1の伝送ライン50は、SPIチップイネーブル信号SPI_csを伝送するのに使用され、第2の伝送ライン60は、SPIデータ入力/出力信号SPI_didoを伝送するのに使用され、第3の伝送ライン70は、SPIクロック信号SPI_clockを伝送するのに使用される。
I2C/SPI被制御装置80は、I2C被制御装置81a、81b・・・81cおよびSPI被制御装置82a、82b・・・82cを含むことができる。I2C被制御装置81a、81b・・・81cは、I2C/SPIバス構造200の第1の伝送ライン50および第2の伝送ライン60に接続される。SPI被制御装置82a、82b・・・82cは、I2C/SPIバス構造200の第1の伝送ライン50、第2の伝送ライン60および第3の伝送ライン70に接続される。また、I2C/SPIバス構造200は、複数のI2C被制御装置81a、81b・・・81cおよびSPI被制御装置82a、82b・・・82cに同時に接続することができるが、同一のシステム動作時間点においては、I2C/SPIバス構造200中のI2C制御モジュール10またはSPI制御モジュール20のいずれかがイネーブルされ、対応する被制御装置に対し、動作する。
図10〜図13を参照して説明する。例えば、第1の伝送ライン50は、I2Cクロック信号I2C_clockまたはSPIチップイネーブル信号SPI_csを双方向に伝送するのに使用される。第2の伝送ライン60は、I2Cデータ信号I2C_dataまたはSPIデータ入力/出力信号SPI_didoを双方向に伝送するのに使用される。また、第3の伝送ライン70は、SPIクロック信号SPI_clockを一方向に伝送するのに使用される。
図10および図11を参照して説明する。図10および図11に示すように、I2C制御モジュール10がイネーブルされるとき、第1の伝送ライン50は、時間点t1においてI2Cクロック信号I2C_clockの出力を開始し、第2の伝送ライン60は、I2Cデータ信号I2C_dataの伝送を開始する。また、時間点t2において、SPIクロック信号SPI_clockは、動作しないため、SPI制御モジュール20は干渉を受けない。時間点t3のとき、I2Cクロック信号I2C_clockは停止し、I2Cデータ信号I2C_dataの伝送も共に停止する。また、信号伝送過程全体において、SPIクロックポート21のSPIクロック信号SPI_clockは、ローレベル(low)が保持され続け、SPIデータ出力ポート23およびSPIデータ入力ポート22のSPIデータ入力/出力信号SPI_didoは、いずれもハイレベル(high)が保持される。
図11を同時に参照して説明する。I2C制御モジュール10がイネーブルされるとき、第1の伝送ライン50は、I2Cクロック信号I2C_clockを、第2の伝送ライン60は、I2Cデータ信号I2C_dataを、I2C被制御装置81a、81b・・・81cにそれぞれ伝送する。I2C被制御装置81a、81b・・・81cには、第3の伝送ライン70が接続されていないため、第3の伝送ライン70が伝送する信号の影響を受けない。全体の過程において、SPIチップイネーブルポート24のSPIチップイネーブル信号SPI_csは、ハイレベル(high)が保持され続けるため、SPI制御モジュール20およびSPI被制御装置82a、82b・・・82cは、イネーブルされず、影響を全く受けない。また、信号間の干渉も発生しない。
図12および図13を参照して説明する。例えば、SPI制御モジュール20がイネーブルされるとき、第1の伝送ライン50は、SPIチップイネーブル信号SPI_csを伝送する。第2の伝送ライン60は、SPIデータ入力/出力信号SPI_didoを送受信する。第3の伝送ライン70は、SPIクロック信号SPI_clockを各SPI被制御装置82a、82b・・・82cに伝送する。
時間点t4のとき、SPIチップイネーブルポート24は、第1の伝送ライン50を経由してSPIチップイネーブル信号SPI_csの出力を開始し、ローレベル(low enable)でSPI被制御装置82a、82b・・・82cをイネーブルする。
I2C被制御装置81a、81b・・・81cのイネーブルの開始条件は、I2Cクロック信号I2C_clockがハイレベル(high)であり、I2Cデータ信号I2C_dataがハイレベルからローレベルに変化することであるが、SPI制御モジュール20がイネーブルされるとき、第1の伝送ライン50が出力するSPIチップイネーブル信号SPI_csは、ローレベル(low)であるため、I2C被制御装置81a、81b・・・81cが必要とする開始条件に符合せず、I2C被制御装置81a、81b・・・81cがイネーブルされて信号干渉が発生することがない。
I2C被制御装置81a、81b・・・81cのイネーブルの開始条件は、I2Cクロック信号I2C_clockがハイレベル(high)であり、I2Cデータ信号I2C_dataがハイレベルからローレベルに変化することであるが、SPI制御モジュール20がイネーブルされるとき、第1の伝送ライン50が出力するSPIチップイネーブル信号SPI_csは、ローレベル(low)であるため、I2C被制御装置81a、81b・・・81cが必要とする開始条件に符合せず、I2C被制御装置81a、81b・・・81cがイネーブルされて信号干渉が発生することがない。
つぎに、SPIデータ入力ポート22およびSPIデータ出力ポート23が、SPIデータ入力/出力信号SPI_didoの送受信を開始し、SPIクロックポート21が、SPIクロック信号SPI_clockの送受信を開始する。
このため、SPI制御モジュール20は、第2の伝送ライン60を経由してSPIデータ入力/出力信号SPI_didoを送受信し、第3の伝送ライン70により、SPIクロック信号SPI_clockの伝送を開始することができる。
このため、SPI制御モジュール20は、第2の伝送ライン60を経由してSPIデータ入力/出力信号SPI_didoを送受信し、第3の伝送ライン70により、SPIクロック信号SPI_clockの伝送を開始することができる。
時間点t5において、SPI制御モジュール20のイネーブルが停止される。これ以前には、I2C被制御装置81a、81b・・・81cをイネーブルさせる条件がないため、SPI制御モジュール20が動作するとき、I2C被制御装置81a、81b・・・81cは、SPI制御モジュール20によって干渉されない。
このように、本発明の実施例では、I2C制御モジュール10とSPI制御モジュール20のいずれかの制御モジュールがイネーブルであるとき、他は制御モジュールはローレベル(low enable)であるかデスエイブルであるように作動させるので、お互いの信号は干渉をしない。
上述の各実施形態は、本発明の特徴を示すものであり、その目的は、当該技術に熟知するものが本発明の内容を理解し、実施することであり、本発明の範囲を限定することではない。従って、本発明の主旨を逸脱しない範囲における修飾または変更は、全て本発明の特許請求の範囲に含まれる。
上述の各実施形態は、本発明の特徴を示すものであり、その目的は、当該技術に熟知するものが本発明の内容を理解し、実施することであり、本発明の範囲を限定することではない。従って、本発明の主旨を逸脱しない範囲における修飾または変更は、全て本発明の特許請求の範囲に含まれる。
10 I2C制御モジュール
11 I2Cクロックポート
12 I2Cデータポート
20 SPI制御モジュール
21 SPIクロックポート
22 SPIデータ入力ポート
23 SPIデータ出力ポート
24 SPIチップイネーブルポート
30 I2C/SPI制御インターフェース回路構造
30’ I2C/SPI制御インターフェース回路構造
100 I2C/SPI制御インターフェース回路構造
100’ I2C/SPI制御インターフェース回路構造
40 I2C/SPI選択ユニット
50 第1の伝送ライン
60 第2の伝送ライン
70 第3の伝送ライン
80 I2C/SPI被制御装置
81a I2C被制御装置
81b I2C被制御装置
81c I2C被制御装置
82a SPI被制御装置
82b SPI被制御装置
82c SPI被制御装置
101 I2Cクロック/SPIチップイネーブル出力/入力端
102 I2C/SPIデータ出力/入力端
103 SPIクロック出力端
200 I2C/SPIバス構造
I2C_clock I2Cクロック信号
I2C_data I2Cデータ信号
SPI_clock SPIクロック信号
SPI_dido SPIデータ入力/出力信号
SPI_cs SPIチップイネーブル信号
11 I2Cクロックポート
12 I2Cデータポート
20 SPI制御モジュール
21 SPIクロックポート
22 SPIデータ入力ポート
23 SPIデータ出力ポート
24 SPIチップイネーブルポート
30 I2C/SPI制御インターフェース回路構造
30’ I2C/SPI制御インターフェース回路構造
100 I2C/SPI制御インターフェース回路構造
100’ I2C/SPI制御インターフェース回路構造
40 I2C/SPI選択ユニット
50 第1の伝送ライン
60 第2の伝送ライン
70 第3の伝送ライン
80 I2C/SPI被制御装置
81a I2C被制御装置
81b I2C被制御装置
81c I2C被制御装置
82a SPI被制御装置
82b SPI被制御装置
82c SPI被制御装置
101 I2Cクロック/SPIチップイネーブル出力/入力端
102 I2C/SPIデータ出力/入力端
103 SPIクロック出力端
200 I2C/SPIバス構造
I2C_clock I2Cクロック信号
I2C_data I2Cデータ信号
SPI_clock SPIクロック信号
SPI_dido SPIデータ入力/出力信号
SPI_cs SPIチップイネーブル信号
Claims (5)
- 少なくともI2CクロックポートおよびI2Cデータポートを含むI2C制御モジュールと、
少なくともSPIクロックポート、SPIデータ入力ポート、SPIデータ出力ポートおよびSPIチップイネーブルポートを含むSPI制御モジュールと、を含み、
前記I2Cクロックポートと前記SPIチップイネーブルポートとは、電気的に接続された後、I2Cクロック/SPIチップイネーブル出力/入力端を形成し、前記I2Cデータポートと前記SPIデータ入力ポートと前記SPIデータ出力ポートとは、電気的に接続された後、I2C/SPIデータ出力/入力端を形成し、前記SPIクロックポートにより、SPIクロック出力端が形成され、前記I2C制御モジュールまたは前記SPI制御モジュールのいずれか一方がイネーブルされて動作することを特徴とするI2C/SPI制御インターフェース回路構造。 - I2C/SPI選択ユニットをさらに含み、前記I2C/SPI選択ユニットは、前記I2C制御モジュールまたは前記SPI制御モジュールのいずれか一方がイネーブルすることを特徴とする請求項1記載のI2C/SPI制御インターフェース回路構造。
- 少なくともI2CクロックポートおよびI2Cデータポートを含むI2C制御モジュールと、
少なくともSPIクロックポート、SPIデータ入力ポート、SPIデータ出力ポートおよびSPIチップイネーブルポートを含むSPI制御モジュールと、を含み、
前記I2C制御モジュールおよび前記SPI制御モジュールは、同一の集積回路中に統合され、前記I2Cクロックポートと前記SPIチップイネーブルポートとは、電気的に接続された後、I2Cクロック/SPIチップイネーブル出力/入力端を形成し、前記I2Cデータポートと前記SPIデータ入力ポートと前記SPIデータ出力ポートとは、電気的に接続された後、I2C/SPIデータ出力/入力端を形成し、前記SPIクロックポートにより、SPIクロック出力端が形成され、前記I2C制御モジュールまたは前記SPI制御モジュールのいずれか一方がイネーブルされて動作することを特徴とするI2C/SPI制御インターフェース集積回路構造。 - I2C/SPI選択ユニットをさらに含み、前記I2C/SPI選択ユニットは、前記I2C制御モジュールまたは前記SPI制御モジュールのいずれか一方がイネーブルすることを特徴とする請求項3記載のI2C/SPI制御インターフェース集積回路構造。
- I2C/SPI制御インターフェース回路構造/集積回路構造中に応用され、第1の伝送状態および第2の伝送状態を行い、
I2Cクロック信号/SPIチップイネーブル信号の双方向伝送に使用される第1の伝送ラインと、
I2Cデータ信号/SPIデータ入力/出力信号の双方向伝送に使用される第2の伝送ラインと、
制御端から被制御端へSPIクロック信号を伝送するのに使用される第3の伝送ラインと、を含み、
前記第1の伝送状態のとき、前記第1の伝送ラインは、前記I2Cクロック信号を伝送するのに使用され、前記第2の伝送ラインは、前記I2Cデータ信号を伝送するのに使用され、前記第2の伝送状態のとき、前記第1の伝送ラインは、前記SPIチップイネーブル信号を伝送するのに使用され、前記第2の伝送ラインは、前記SPIデータ入力/出力信号を伝送するのに使用され、前記第3の伝送ラインは、前記SPIクロック信号を伝送するのに使用され、
I2C制御モジュールまたはSPI制御モジュールのいずれか一方をイネーブルすることが可能であることを特徴とするI2C/SPIバス構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098146150A TW201123723A (en) | 2009-12-31 | 2009-12-31 | I2C/SPI control interface circuitry, integrated circuit structure, and bus structure thereof |
TW098146150 | 2009-12-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011138466A true JP2011138466A (ja) | 2011-07-14 |
Family
ID=44188833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010024891A Pending JP2011138466A (ja) | 2009-12-31 | 2010-02-05 | I2c/spi制御インターフェース回路構造、集積回路構造およびバス構造 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20110161545A1 (ja) |
JP (1) | JP2011138466A (ja) |
TW (1) | TW201123723A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8959274B2 (en) * | 2012-09-06 | 2015-02-17 | Silicon Laboratories Inc. | Providing a serial download path to devices |
TW201418933A (zh) * | 2012-11-13 | 2014-05-16 | Accton Technology Corp | 時脈訊號之控制裝置及控制方法 |
US9870337B2 (en) * | 2013-02-28 | 2018-01-16 | E3 Embedded Systems, Llc | Method and apparatus for the processor independent embedded platform |
DE102013210968B3 (de) * | 2013-06-12 | 2014-07-31 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zur seriellen Datenübertragung zwischen einem Basismodul und einem ersten Erweiterungsmodul |
CN105512085B (zh) * | 2014-09-28 | 2020-04-24 | 联想(北京)有限公司 | 一种信息处理方法与电子设备 |
CN105068800B (zh) * | 2015-07-31 | 2018-09-14 | 深圳市华星光电技术有限公司 | 一种下载配置代码的方法、系统及计时器/计数器控制寄存器 |
CN105335322B (zh) * | 2015-10-28 | 2018-07-24 | 上海斐讯数据通信技术有限公司 | 一种spi接口转换i2c总线接口的方法及转换器 |
CN106776415A (zh) * | 2017-01-17 | 2017-05-31 | 深圳拓普龙科技有限公司 | 取证一体机开关电路以及取证机 |
CN107301144A (zh) * | 2017-06-22 | 2017-10-27 | 湖南国科微电子股份有限公司 | 一种jtag接口复用方法及装置 |
CN111555810B (zh) * | 2020-04-22 | 2023-08-08 | 青岛海信宽带多媒体技术有限公司 | 一种光模块以及数据传输方法 |
CN112667548B (zh) * | 2020-12-25 | 2022-08-12 | 海宁奕斯伟集成电路设计有限公司 | 支持双向二线制同步串行总线的通信接口、设备和方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10301681A (ja) * | 1997-04-30 | 1998-11-13 | Canon Inc | インタフェース装置およびその制御方法、ならびに情報処理装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6038400A (en) * | 1995-09-27 | 2000-03-14 | Linear Technology Corporation | Self-configuring interface circuitry, including circuitry for identifying a protocol used to send signals to the interface circuitry, and circuitry for receiving the signals using the identified protocol |
US5878234A (en) * | 1996-09-10 | 1999-03-02 | Sierra Wireless, Inc. | Low power serial protocol translator for use in multi-circuit board electronic systems |
US6253268B1 (en) * | 1999-01-15 | 2001-06-26 | Telefonaktiebolaget L M Ericsson (Publ) | Method and system for multiplexing a second interface on an I2C interface |
US6370652B1 (en) * | 1999-06-21 | 2002-04-09 | Visteon Global Technologies, Inc. | Control of I.C.'s having different command protocols via common communication lines from a controlling I.C. on a different circuit board |
US20020108011A1 (en) * | 2000-12-11 | 2002-08-08 | Reza Tanha | Dual interface serial bus |
US20040008725A1 (en) * | 2002-07-15 | 2004-01-15 | Analog Devices, Inc. | Method and an interface circuit configurable in two communication protocol modes |
US7180207B2 (en) * | 2004-12-01 | 2007-02-20 | Foard Geysen, Inc. | Distributed sensor and control networking interface |
US7558900B2 (en) * | 2004-09-27 | 2009-07-07 | Winbound Electronics Corporation | Serial flash semiconductor memory |
US7788438B2 (en) * | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
US7613049B2 (en) * | 2007-01-08 | 2009-11-03 | Macronix International Co., Ltd | Method and system for a serial peripheral interface |
US7991535B2 (en) * | 2008-02-08 | 2011-08-02 | Gittere Robert J | Portable, palm-sized data acquisition system for use in internal combustion engines and industry |
US8312299B2 (en) * | 2008-03-28 | 2012-11-13 | Packet Digital | Method and apparatus for dynamic power management control using serial bus management protocols |
US20100174887A1 (en) * | 2009-01-07 | 2010-07-08 | Micron Technology Inc. | Buses for Pattern-Recognition Processors |
KR20110116794A (ko) * | 2010-04-20 | 2011-10-26 | 삼성전자주식회사 | 세탁기 및 그 제어방법 |
JP5530269B2 (ja) * | 2010-06-28 | 2014-06-25 | ラピスセミコンダクタ株式会社 | 通信インタフェース装置及び通信方法 |
-
2009
- 2009-12-31 TW TW098146150A patent/TW201123723A/zh unknown
-
2010
- 2010-02-05 JP JP2010024891A patent/JP2011138466A/ja active Pending
- 2010-05-10 US US12/776,473 patent/US20110161545A1/en not_active Abandoned
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10301681A (ja) * | 1997-04-30 | 1998-11-13 | Canon Inc | インタフェース装置およびその制御方法、ならびに情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
US20110161545A1 (en) | 2011-06-30 |
TW201123723A (en) | 2011-07-01 |
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Legal Events
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---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111216 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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