TW201418933A - 時脈訊號之控制裝置及控制方法 - Google Patents

時脈訊號之控制裝置及控制方法 Download PDF

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Yi-Liang Yeh
Yu-Yun Lee
Yuan-Hsiung Sung
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Abstract

本發明揭示一種時脈訊號之控制裝置及控制方法，適用於一主裝置與一從裝置。本發明之控制裝置包含：一第一連接埠，連接於主裝置之一第一時脈線；一第二連接埠，連接於從裝置之一第二時脈線；以及一控制模組，藉由第一連接埠接收主裝置所發出之一第一時脈訊號，且對應第一時脈訊號產生一第二時脈訊號，並將第二時脈訊號藉由第二連接埠傳送至從裝置，其中當第一時脈訊號由一第一邏輯準位切換至一第二邏輯準位時，控制模組控制第一連接埠於一時間內維持第二邏輯準位。

Description

時脈訊號之控制裝置及控制方法
本發明係關於一種控制裝置及控制方法，特別是一種時脈訊號之控制裝置及控制方法。
常見的串列匯流排介面，多利用兩條訊號控制線：串列數據線(Serial data line,SDA)及串列時脈線(Serial clock line,SCL)上的時脈訊號，在多個積體電路或晶片之間進行主從裝置的連接及資料傳輸，例如內部積體電路(Inter-Integrated Circuit，I2C)連線的技術。
習知技術中，如內部積體電路連線的主裝置和從裝置皆可控制其直接相互連接之時脈線上的準位，進而產生高低準位變化的時脈訊號來達成主從裝置間資料傳輸等之同步時脈控制。
惟目前部分電子元件，如電子抹除式可複寫唯讀記憶體(EEPROM)，其可用之定址空間常受限制，使得當數個此等電子元件作為從裝置時，可能因定址空間不足而發生定址重複或衝突的錯誤；為了解決此問題，習知作法是透過一介於主裝置與從裝置間的開關裝置進行切換連接的控制，但是額外的開關裝置又產生成本的負擔與設計的複雜度。而且，在主裝置與從裝置之間加入其他控制裝置又可能發生主裝置與從裝置之間時脈控制不同步的問題。
主從裝置間不同步是因為加入控制裝置設置在主裝置與從裝置間，使得主裝置與從裝置原本直接連接的時脈線被中斷，導致主裝置無法直接自時脈線判斷從裝置是否已完成目前 工作，因此，有必要進一步發展時脈訊號的控制技術。
本發明提供一種控制裝置，適用於一主裝置與一從裝置，控制裝置包含：一第一連接埠，連接於主裝置之一第一時脈線；一第二連接埠，連接於從裝置之一第二時脈線；以及一控制模組，由第一連接埠接收主裝置所發出之一第一時脈訊號，且對應第一時脈訊號產生一第二時脈訊號，並將第二時脈訊號由第二連接埠傳送至從裝置，其中當第一時脈訊號由一第一邏輯準位切換至一第二邏輯準位時，控制模組控制第一連接埠於一時間內維持第二邏輯準位。
本發明更提供一種控制方法，適用於一主裝置與一從裝置，包括下列步驟：以一控制模組透過一第一連接埠接收主裝置所發送之一第一時脈訊號；控制模組依據第一時脈訊號對應產生一第二時脈訊號，並透過一第二連接埠發送第二時脈訊號至從裝置；控制模組偵測第一連接埠，當第一時脈訊號由一第一邏輯準位切換至一第二邏輯準位時，控制模組控制第一連接埠以維持第二邏輯準位；以及經過一時間後，控制模組中止控制第一連接埠，令第一連接埠回復第一邏輯準位。
一般電子裝置或電子產品中，絕大多數會使用到相關控制裝置或元件進行相關功能的控制與執行，此控制裝置或元件可能是一複雜可程式邏輯元件(CPLD)、一現場可程式閘陣列(FPGA)，或一微控器，因此本發明利用此已有的控制裝置加以設計對主從裝置之時脈訊號連帶的進行控 制，如此便可以節省額外設置開關裝置的成本，同時本發明所揭露的控制方法，更解決控制裝置介入主從裝置後所可能產生之時脈控制不同步的問題。
為了能對本發明之特徵、目的及功能有更進一步的認知與瞭解，茲配合圖式詳細說明如後：圖1為本發明第一實施例之一控制裝置130適用於一內部積體電路(I2C)連線系統100的方塊示意圖，內部積體電路連線系統100包括一主裝置110以及一從裝置120。控制裝置130包含一第一連接埠131、一第二連接埠132、及一控制模組135；其中，第一連接埠131藉由一第一時脈線116而連接主裝置110，第二連接埠132藉由一第二時脈線126而連接從裝置120；藉此令控制裝置130適用於內部積體電路連線系統100的主裝置110及從裝置120。第一時脈線116及第二時脈線126分別是主裝置110與從裝置120進行內部積體電路連線所使用的串列時脈線，至於主裝置110與從裝置120的串列數據線的連接方式，本發明對此則不加以限制。此外，控制裝置130可利用可程式的邏輯元件，例如複雜可程式邏輯元件或現場可程式閘陣列，或者是微控制器來實現，而第一連接埠131與第二連接埠132即為其上所對應的輸入輸出(I/O)埠，而控制模組135即為其具有運算、判斷與控制等處理功能的單元或模組等，但本發明對此不加以限制。
請參照圖1，當主裝置110發出一第一時脈訊號(未圖 示)時，控制模組135藉由第一連接埠131及第一時脈線116而接收第一時脈訊號，並依據第一時脈訊號進行時脈訊號處理，而對應地產生一第二時脈訊號(未圖示)，此將詳述於後；控制模組135再將第二時脈訊號藉由第二連接埠132及第二時脈線126傳送至從裝置120。
本實施例中，為防止內部積體電路連線之主從裝置間無法同步的問題，本實施例之控制裝置130強制延長主裝置110之第一時脈訊號的邏輯低準位時脈，使得主裝置110的時脈訊號經處理後可以適用於各個具有不同時脈週期長度的從裝置120。因此，當第一連接埠131所接收的第一時脈訊號由一邏輯高準位切換至一邏輯低準位時，控制模組135將會控制第一連接埠116維持於邏輯低準位一段時間，以延長主裝置110之串列時脈線上所處的邏輯低準位狀態，令從裝置120均具有充分的時間完成目前工作，而不致發生不同步。
為延長第一連接埠131的邏輯低準位狀態，本實施例揭示兩種做法。首先，控制裝置130對其作為第一連接埠131的輸出/輸入埠進行設定的更改；例如，控制模組135將第一連接埠131的設定更改為輸出埠，並進而直接設定第一連接埠131之輸出為一邏輯低準位訊號(未圖示)。另一做法為直接接地的方式，參考圖2所示，控制裝置130進一步包含一接地埠133，控制模組135將第一連接埠131連接至接地埠133，而強制第一連接埠131維持於邏輯低準位狀態；值得說明的是，控制模組135對於其第一連接埠131與接地埠133之連接控制可以是在控制裝置130內部直接進行，例如複雜可程式邏輯元件直接連接其兩個腳位，或者 是，控制模組135對於其第一連接埠131與接地埠133之連接控制可以是在控制裝置130外部以其他電路完成，但本發明並不以此為限。
對於維持第一連接埠131的邏輯低準位狀態的時間長度，可以是長度固定的一預設時間，或藉由偵測各從裝置120而動態調整其所維持的時間長度。若維持的時間長度固定，則控制模組135藉由程式指令直接設定此預設時間，以控制第一連接埠131於預設時間內維持邏輯低準位狀態。至於維持低準位之時間為可動態調整的態樣，將詳述於後。
在本實施例中，控制模組135經由第一連接埠131接收主裝置110所發出的第一時脈訊號後，並非如習知之開關裝置直接且原封不動地切換連接以傳送至從裝置120，而是由控制模組135經過時脈訊號處理，而依據第一時脈訊號另產生對應的第二時脈訊號，並經由第二連接埠132傳送第二時脈訊號至從裝置120。為了另產生第二時脈訊號給從裝置120，本發明之實施例揭露二種方式，第一種方式是控制模組135可直接將作為第二時脈訊號之輸出訊號寫入至第二連接埠132，以直接設定第二時脈訊號為一邏輯低準位訊號或一邏輯高準位訊號的方式達成，其中邏輯低準位訊號即為邏輯「0」訊號，本實施例中為接地準位，而邏輯高準位訊號即為邏輯「1」訊號，本實施例中為電壓源之準位，但本發明不以此為限。
第二種方式，則參考圖2所示，若欲產生一邏輯低準位訊號之第二時脈訊號，則控制模組135可將第二連接埠132連接至接地埠133，在第二連接埠132上產生第二時脈 訊號之邏輯低準位訊號；而若欲產生一邏輯高準位訊號，則控制裝置130可進一步包含一高準位偏壓埠134透過一上拉(pull-high)阻抗138連接至一電壓源Vcc，且控制模組135藉由將第二連接埠132連接至高準位偏壓埠134，而產生第二時脈訊號之邏輯高準位訊號。請注意，控制裝置130對於相關腳位連接的控制技術，則如前述實施例而不再贅述，且本實施例之邏輯低準位訊號與邏輯高準位訊號的產生可以分別藉由上述的第一種方式或第二種方式或是其交互之組合所實現，如以設定輸出訊號產生邏輯高準位訊號且以連接至接地埠的方式產生邏輯低準位訊號，但本發明對此等組合態樣不加以限制。
如圖2所示，當控制裝置130同時包含接地埠133及高準位偏壓埠134時，延長第一連接埠131的邏輯低準位狀態的時間更可以動態調整。當第一連接埠131所接收的第一時脈訊號由邏輯高準位切換至邏輯低準位時，控制模組135對應連接第二連接埠132至接地埠133以對應產生第二時脈訊號之邏輯低準位訊號，此時便由從裝置120控制第二時脈線126，且控制模組135再將第二連接埠132切換連接至高準位偏壓埠134，並偵測第二連接埠132，若從裝置120還在工作中便會控制第二時脈線126上保持低準位狀態，直到從裝置120結束工作後才解除對第二時脈線126的控制，令第二連接埠132會因為已連接至高準位偏壓埠134，而由邏輯低準位回復至邏輯高準位，使控制模組135以此中止控制第一連接埠131，而達成偵測各從裝置120以動態調整第一連接埠131維持於邏輯低準位狀態之時 間長度。
圖3為根據本發明第二實施例之時脈訊號控制方法300的流程圖，其係針對一內部積體電路連線之一主裝置與一從裝置進行時脈訊號的控制。控制方法300包括下列步驟：(步驟320)以一控制模組透過一第一連接埠接收主裝置所發送之一第一邏輯高準位訊號；(步驟340)控制模組依據第一邏輯高準位訊號對應產生一第二邏輯高準位訊號，並透過一第二連接埠發送第二邏輯高準位訊號至從裝置；(步驟360)控制模組偵測第一連接埠之邏輯準位變化，當主裝置切換發送一第一邏輯低準位訊號時，控制模組控制第一連接埠以維持一邏輯低準位，且依據第一邏輯低準位訊號對應產生並發送一第二邏輯低準位訊號至從裝置；及(步驟380)經過一時間後，控制模組中止控制第一連接埠，令第一連接埠回復接收第一邏輯高準位訊號。
為了更清楚地描述控制方法300的實施方式，參考圖4之針對內部積體電路連線的主裝置410及從裝置420的方塊圖及其中時脈訊號操作的時序圖。本實施例之內部積體電路連線係透過具有第一連接埠431、第二連接埠432與控制模組435的控制裝置430，並使用本實施例的控制方法300對其時脈訊號的操作進行控制。本實施例中，主裝置410發送的時脈訊號預設處於邏輯高準位。當控制模組435透過第一連接埠431接收邏輯高準位訊號(即步驟320所述的第一邏輯高準位訊號)時，對應產生步驟340所述的第二邏輯高準位訊號，並透過第二連接埠432發送給從裝置420。當主裝置410的時脈訊號切換至邏輯低準位 時，控制模組435偵測到此在第一連接埠431上的邏輯準位變化(即步驟360所述的主裝置410發送的第一邏輯低準位訊號)，並維持第一連接埠431上的邏輯低準位狀態一段時間；同時，控制模組435對應產生步驟360所述的第二邏輯低準位訊號，並發送給從裝置420。經過一時間長度後，控制模組435會中止對第一連接埠431的控制，使第一連接埠431回到邏輯高準位的狀態(即步驟380所述的經過一時間後，控制模組中止控制第一連接埠)，並恢復此內部積體電路連線之時脈訊號於前述的預設狀況。圖4下方的左側時脈圖為第一連接埠431上的時脈訊號，而右側時脈圖為第二連接埠432上的時脈訊號；其中，實線表示此段時間的時脈訊號是受到控制模組435控制，而虛線表示此段時間的訊號係由主裝置410所控制決定。
主裝置410產生時脈訊號的方式可以是依據內部積體電路連線的技術，透過一連接至電壓源Vcc的上拉阻抗438而產生邏輯高準位，並透過接地而產生邏輯低準位，但並不以此為限；因此，時脈訊號在被接地成邏輯低準位狀態後所維持的時間長度，係由控制模組435所控制，故主裝置410端即使已將時脈線與接地端的連接分開，但時脈線仍被控制模組435所控制而維持於邏輯低準位狀態。
本實施例中，控制模組435會對來自主裝置410所發送的時脈訊號進行訊號處理，而更產生並發送另一時脈訊號給從裝置420。控制模組435分別產生邏輯高準位訊號與邏輯低準位訊號之時脈訊號至從裝置420的方式則如前述實施例所說明而不再重述。控制模組435維持或延長主 裝置410所處邏輯低準位狀態的方式則如前述實施例所說明而不再重述。控制模組435對主裝置410的低準位狀態所延長的時間長度，其可以是長短固定的一預設時間，倘若延長時間的長度固定，則如前述實施例所說明而不再重述。
若如前述實施例之控制裝置430同時具有高準位偏壓埠及接地埠時，則延長時間的長度更可以透過動態方式進行調整。參考圖5A至5D為針對內部積體電路連線的主裝置410及從裝置420之方塊圖及其中時脈訊號操作的時序圖，如圖5A所示，時脈訊號上的標號係對應於前述實施例的操作步驟。首先，主裝置410發送一邏輯高準位時脈訊號(步驟320)。當控制模組435透過第一連接埠431而接收邏輯高準位訊號時，會隨即據以將第二連接埠432連接至高準位偏壓埠434，藉以產生邏輯高準位訊號並發送給從裝置420(步驟340)。如圖5B所示，當主裝置410的時脈訊號切換至邏輯低準位時(步驟360之一，如圖標號360-1)，控制模組435會偵測到第一連接埠431上的邏輯準位變化，而將第二連接埠432切換連接至接地埠433,藉以產生邏輯低準位訊號並發送給從裝置420(步驟360之二，如圖標號360-2)；如圖5C所示，控制模組435維持第一連接埠431上的邏輯低準位狀態(步驟360之三，如圖標號360-3)。由於從裝置420與控制模組435之間的時脈線之邏輯準位，此時已由從裝置420依據內部積體電路連線之規格以連接至接地等方式而控制於邏輯低準位；控制模組435接著將第二連接埠432切換連接至高準位偏壓埠434，並偵測第二連接埠432上的時脈變化(步驟360之四， 如圖標號360-4)。如圖5D所示，當從裝置420解除此時脈線之邏輯準位的控制時(步驟380之一，如圖標號380-1)，第二連接埠432亦隨著回復到邏輯高準位狀態(步驟380之二，如圖標號380-2)，控制模組435亦偵測到第二連接埠432由邏輯低準位回復至邏輯高準位，而中止控制第一連接埠431，使第一連接埠431回復到邏輯高準位狀態(步驟380-1)。藉此達成藉由偵測各第二連接埠432的邏輯準位狀態而動態調整第一連接埠431之邏輯低準位狀態延長時間長短的功效。
本發明之實施例的控制裝置乃針對串列匯流介面之主從裝置連帶的加以控制，可節省額外設置開關裝置的成本，更解決部分電子元件作為從裝置時，可能因定址空間不足而發生的錯誤，同時本發明之實施例所揭露的控制方法，透過一準位狀態延長時間的設定與控制，更解決控制裝置介入後所可能產生之時脈控制不同步的問題。
上述各實施例的操作說明，係以串列匯流介面之內部積體電路連線作為例示說明，並以其時脈訊號由邏輯高準位切換至邏輯低準位的情況為例，而將第一邏輯準位設定為高準位，而第二邏輯準位設定為低準位；但本發明並不以此為限，本發明之技術亦可適用於串列匯流介面之其他連接協定或規格，故本發明亦可適用於時脈訊號由邏輯低準位切換至邏輯高準位的情況，或內部積體電路連線以外的通訊技術，本發明所揭露之時脈訊號控制技術均可直接實現高低邏輯準位之控制。此外，對於將內部積體電路連線的時脈訊號逕加以反向處理的各種迴避設計，亦均為本發明的揭露所包含。
唯以上所述者，僅為本發明之較佳實施例，不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，都應視為本發明的進一步實施狀況。
100‧‧‧內部積體電路連線系統
110/410‧‧‧主裝置
116‧‧‧第一時脈線
120/420‧‧‧從裝置
126‧‧‧第二時脈線
130/430‧‧‧控制裝置
131/431‧‧‧第一連接埠
132/432‧‧‧第二連接埠
135/435‧‧‧控制模組
133/433‧‧‧接地埠
134/434‧‧‧高準位偏壓埠
138/438‧‧‧上拉阻抗
圖1為根據本發明第一實施例之內部積體電路連線的方塊示意圖。
圖2為根據本發明第一實施例之另一內部積體電路連線的方塊示意圖。
圖3為根據本發明第二實施例之內部積體電路連線控制方法的流程圖。
圖4為根據本發明第二實施例之內部積體電路連線方塊圖及其中時脈訊號操作的時序圖。
圖5A至5D為根據本發明第二實施例之另一內部積體電路連線方塊圖及其中時脈訊號操作的時序圖。
410‧‧‧主裝置
420‧‧‧從裝置
430‧‧‧控制裝置
431‧‧‧第一連接埠
432‧‧‧第二連接埠
435‧‧‧控制模組
438‧‧‧上拉阻抗

Claims (14)

  1. 一種控制裝置，適用於一主裝置與一從裝置，該控制裝置包含：一第一連接埠，連接於該主裝置之一第一時脈線；一第二連接埠，連接於該從裝置之一第二時脈線；以及一控制模組，由該第一連接埠接收該主裝置所發出之一第一時脈訊號，且對應該第一時脈訊號產生一第二時脈訊號，並將該第二時脈訊號由該第二連接埠傳送至該從裝置，其中當該第一時脈訊號由一第一邏輯準位切換至一第二邏輯準位時，該控制模組控制該第一連接埠於一時間內維持該第二邏輯準位。
  2. 如申請專利範圍第1項所述之控制裝置，其中該控制模組控制該第一連接埠維持該第二邏輯準位係以設定該第一連接埠為一輸出埠，並設定該第一連接埠之輸出為一第二邏輯準位訊號。
  3. 如申請專利範圍第1項所述之控制裝置，更包含一接地埠與一高準位偏壓埠，該高準位偏壓埠更透過一上拉阻抗連接至一電壓源，其中該控制模組控制該第一連接埠維持該第二邏輯準位係以連接該第一連接埠至該接地埠或該高準位偏壓埠。
  4. 如申請專利範圍第1項所述之控制裝置，其中該控制模組產生該第二時脈訊號係以設定該第二時脈訊號為一第一邏輯準位訊號或一第二邏輯準位訊號。
  5. 如申請專利範圍第1項所述之控制裝置，更包含一接地埠與一高準位偏壓埠，該高準位偏壓埠更透過一上拉阻 抗連接至一電壓源，其中該控制模組產生該第二時脈訊號係以連接該第二連接埠至該接地埠或該高準位偏壓埠。
  6. 如申請專利範圍第1項所述之控制裝置，其中該控制模組控制該第一連接埠於該時間內維持該第二邏輯準位，該時間為一預設時間。
  7. 如申請專利範圍第5項所述之控制裝置，其中該第一邏輯準位為一高邏輯準位，該第二邏輯準位為一低邏輯準位，且該控制模組連接該第二連接埠至該接地埠以對應產生該第二時脈訊號之一低邏輯準位訊號，該控制模組更切換連接該第二連接埠至該高準位偏壓埠，當該第二連接埠由該低邏輯準位切換至該高邏輯準位時，該控制模組中止控制該第一連接埠。
  8. 一種控制方法，適用於一主裝置與一從裝置，包括下列步驟：以一控制模組透過一第一連接埠接收該主裝置所發送之一第一時脈訊號；該控制模組依據該第一時脈訊號對應產生一第二時脈訊號，並透過一第二連接埠發送該第二時脈訊號至該從裝置；該控制模組偵測該第一連接埠，當該第一時脈訊號由一第一邏輯準位切換至一第二邏輯準位時，該控制模組控制該第一連接埠以維持該第二邏輯準位；以及經過一時間後，該控制模組中止控制該第一連接埠，令該第一連接埠回復該第一邏輯準位。
  9. 如申請專利範圍第8項所述之控制方法，其中該控制模組依據一預設時間控制該第一連接埠維持該第二邏輯準位。
  10. 如申請專利範圍第8項所述之控制方法，其中該控制模組產生與發送該第二時脈訊號之步驟，係以該控制模組設定該第二連接埠之輸出為一第一邏輯準位訊號或一第二邏輯準位訊號。
  11. 如申請專利範圍第8項所述之控制方法，其中該控制模組產生與發送該第二時脈訊號之步驟，係以該控制模組連接該第二連接埠至一高準位偏壓埠或一接地埠，其中該高準位偏壓埠透過一上拉阻抗連接至一電壓源。
  12. 如申請專利範圍第8項所述之控制方法，其中該控制模組控制該第一連接埠以維持該第二邏輯準位之步驟，係以該控制模組設定該第一連接埠為一輸出埠，並設定該第一連接埠之輸出為一第二邏輯準位訊號。
  13. 如申請專利範圍第8項所述之控制方法，其中該控制模組控制該第一連接埠以維持該第二邏輯準位之步驟，係以該控制模組連接該第一連接埠至一接地埠或一高準位偏壓埠，其中該高準位偏壓埠更透過一上拉阻抗連接至一電壓源。
  14. 如申請專利範圍第11項所述之控制方法，更包括下列步驟：當第一邏輯準位為一高邏輯準位，且該第二邏輯準位為一低邏輯準位時，該控制模組連接該第二連接埠至該接地埠，以對應產生該第二時脈訊號之一低邏輯準位 訊號；該控制模組更切換該第二連接埠連接至該高準位偏壓埠；以及當該第二連接埠由該低邏輯準位回復至該高邏輯準位時，該控制模組中止控制該第一連接埠。
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