CN101430672B - 相容i2c与系统管理两种总线的架构及时序缓冲装置 - Google Patents

Abstract

本发明公开了一种相容I2C总线与系统管理总线的架构，此架构包括具有I2C总线接口的第一器件、具有系统管理总线接口的第二器件以及连接于I2C总线接口与系统管理总线接口之间的时序缓冲装置，时序缓冲装置可以在第一器件向第二器件传输数据时提供一个延迟时间，用以满足第二器件对数据保持时间的要求。

Description

相容I2C与系统管理两种总线的架构及时序缓冲装置

技术领域

本发明是有关于一种总线的相容架构，且特别是有关于一种相容I2C总线与系统管理总线的架构。

背景技术

在电脑网络通讯设备中，常常用到I2C总线(INTER-IC Bus或IC TO Bus)，I2C总线是一种二线制串行总线，工作在主/从模式。二线通信信号线分别为串行时脉线(SCL，Serial Clock Line)和串行数据(SDA，Serial Data)线。I2C总线速度为从0Hz到3.4MHz。I2C总线允许多个器件工作在同一总线上，主器件(Master)采用同一时脉进行传输。由于I2C总线只有两条导线，因此从器件(Slave)只需接入总线即可，而无需附加逻辑。系统管理总线(System Management Bus简称SM Bus)大部分基于I2C总线规范，系统管理总线也是一种二线制串行总线，系统管理总线工作在10kHz到100kHz。但是系统管理总线与I2C总线之间在时序特性上存在一些差别，系统管理总线需要一定数据保持时间，而I2C总线则是从内部延长数据保持时间。

系统管理总线要求数据保持时间为300纳秒，而I2C总线的数据保持时间最小可以为0纳秒。由于数据保持时间的要求不同，采用I2C总线协议的主器件(Master)访问采用系统管理总线协议的从器件(Slave)就存在数据保持时间的相容性问题。例如服务器的基板管理(Baseboard Management Control)控制器一般采用I2C读取外部感测器以及电源(Power Supply)，背板(backplane)等外部从设备(Slave)的信息。而这些外部设备有的是采用系统管理总线规范，故因数据保持时间的差异，而无法正常获取数据。现在常用的技术是在I2C总线接口处设置电容以令I2C总线信号传输形成一延时，但由于负载电容以及信号反射作用，会造成总线数据保持时间不满足要求，而导致读写数据错误。

发明内容

本发明提供一种相容I2C总线与系统管理总线的架构，以解决现有技术中I2C总线与系统管理总线对数据保持时间不一致的缺点。

本发明提供一种时序缓冲装置，此时序缓冲装置可以在采用I2C总线的第一器件与采用系统管理总线的第二器件传输数据时提供一个延时，以确保数据传输的正确。

本发明提出一种相容I2C总线与系统管理总线的架构，此相容I2C总线与系统管理总线的架构包括第一器件、第二器件以及时序缓冲装置。第一器件具有I2C总线接口。第二器件具有系统管理总线接口。时序缓冲装置连接于I2C总线接口与系统管理总线接口之间，该时序缓冲装置包括第一向传输电路以及第二向传输电路。其中第一向传输电路，用以当该第一器件驱动该I2C总线接口上的数据线，使其由一第一状态转变成一第二状态时，令该系统管理总线接口上的数据线保持该第一状态一保持时间后转变成该第二状态与令该系统管理总线接口上的数据线由该第一状态转变成该第二状态后保持该第二状态该保持时间二者择一，该第一向传输电路包括：一第一比较子电路，与该I2C总线接口相连，其根据该I2C总线接口的电位输出一第一控制信号；一第一开关，设置于该第一器件向该第二器件传输数据的路径上，该第一开关接收该第一比较子电路输出的该第一控制信号并根据该第一控制信号控制其截止与闭合状态；一第二开关，设置于该第一器件向该第二器件传输数据的路径上，该第二开关接收该第一比较子电路输出的该第一控制信号并根据该第一控制信号控制其截止与闭合状态；以及一延时子电路，连接于该第一开关及该第二开关之间，用以当该第一器件到该第二器件之间的数据传输路径导通时，提供令该系统管理总线接口上的数据线保持该第一状态或该第二状态的该保持时间。其中第二向传输电路，用以实现该第二器件向该第一器件数据的传输，该第二向传输电路包括：一第二比较子电路，与该系统管理总线接口相连，其根据该系统管理总线接口的电位输出一第二控制信号；以及一第三开关，设置于该第二器件向该第一器件传输数据的路径上，其接收该第二比较子电路输出的该第二控制信号并根据该第二控制信号控制其截止与闭合状态。

本发明另提出一种时序缓冲装置，连接于第一器件的I2C总线接口以及第二器件的系统管理总线接口之间，包括第一向传输电路以及第二向传输电路。第一向传输电路用以当第一器件驱动I2C总线接口上的数据线，使其由第一状态转变成第二状态时，令系统管理总线接口上的数据线保持第一状态一个保持时间后转变成第二状态或令系统管理总线接口上的数据线由第一状态转变成第二状态后保持第二状态一个保持时间。此第一向传输电路又包括第一比较子电路、第一开关、第二开关以及延时子电路。第一比较子电路与I2C总线接口相连，其根据I2C总线接口的电位输出一第一控制信号。第一开关设置于第一器件向第二器件传输数据的路径上，第一开关接收第一比较子电路输出的第一控制信号并根据第一控制信号控制其截止与闭合状态。第二开关设置于第一器件向第二器件传输数据的路径上，第二开关接收第一比较子电路输出的第一控制信号并根据第一控制信号控制其截止与闭合状态。延时子电路连接于第一开关及第二开关之间，用以当第一器件到第二器件之间的数据传输路径导通时，提供令系统管理总线接口上的数据线保持第一状态或第二状态的一个保持时间。第二向传输电路用以实现第二器件向第一器件数据的传输。此第二向传输电路又包括第二比较子电路以及第三开关。第二比较子电路与系统管理总线接口相连，其根据系统管理总线接口的电位输出第二控制信号。第三开关设置于第二器件向第一器件传输数据的路径上，其接收第二比较子电路输出的第二控制信号并根据第二控制信号控制其截止与闭合状态。

依照本发明的实施例所述的第一比较子电路包括第一电阻以及第一比较器。第一电阻一端连接I2C总线接口，其另一端连接第一开关。第一比较器具有第一输入端、第二输入端及输出端，第一输入端连接至第一电阻的一端，第二输入端连接至第一电阻的另一端，输出端连接至第一开关。第一开关为第一三态缓冲器，其输入端及输出端设置于第一器件到第二器件的数据传输路径上，且其控制端与第一比较子电路相连。第二开关为第二三态缓冲器，其输入端及输出端设置于第一器件到第二器件的数据传输路径上，且其控制端与第一比较子电路相连。延时子电路包括延时电阻以及电容。延时电阻连接于第一开关与第二开关之间。电容的一端连接到延时电阻与第二开关连接的一端，其另一端接地。第二比较子电路包括第二电阻以及第二比较器。第二电阻的一端连接系统管理总线接口，其另一端连接第二开关。第二比较器具有第一输入端、第二输入端及输出端，第一输入端连接至第二电阻的一端，第二输入端连接至第二电阻的另一端，输出端连接至第三开关。第三开关为第三三态缓冲器，其输入端及输出端设置于第二器件到第一器件的数据传输路径上，其控制端连接于第二比较子电路。

本发明因采用了相容I2C总线与系统管理总线的架构，因此在采用I2C总线的第一器件与采用系统管理总线的第二器件传输数据时提供一个延迟时间，使第一器件与第二器件能正常地发送与接收数据，且克服了因负载电容以及信号反射作用的干扰。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明如下。

附图说明

图1绘示为本发明实施例的一种相容I2C总线与系统管理总线的架构结构图。

图2绘示为本发明实施例的一种时序缓冲装置电路图。

图3绘示为应用本发明一种时序缓冲装置的I2C总线向系统管理总线传输数据波形图。

具体实施方式

请参见图1，其为本发明实施例的一种相容I2C总线与系统管理总线的架构结构图。

本发明的相容I2C总线与系统管理总线的架构100包括第一器件101、第二器件105以及时序缓冲装置109。第一器件101具有I2C总线接口103。第二器件105具有系统管理总线接口107。时序缓冲装置109连接于I2C总线接口103与系统管理总线接口107之间，用以当第一器件101驱动I2C总线接口103上的数据线，使其由第一状态转变成第二状态时，令系统管理总线接口107上的数据线保持第一状态一个保持时间后转变成第二状态，或令系统管理总线接口107上的数据线由第一状态转变成第二状态后保持第二状态一个保持时间。也即是因为第一器件101所采用的I2C总线在传输数据时要求的数据保持时间很短，有时甚至不需要数据保持时间。而第二器件105所采用的系统管理总线在传输数据时要求一定的数据保持时间，因此本发明在I2C总线接口103及系统管理总线接口107之间设置一个时序缓冲装置109，使第一器件101与第二器件105传输数据时获得一个延迟时间，从而能够正常地接收数据。

请参见图2，其为本发明实施例的一种时序缓冲装置电路图。

本发明的时序缓冲装置109连接于I2C总线接口103以及系统管理总线接口107之间，此时序缓冲装置109包括第一向传输电路201以及第二向传输电路211。第一向传输电路201用以当第一器件101驱动I2C总线接口103上的数据线，使其由第一状态转变成第二状态时，令系统管理总线接口107上的数据线保持第一状态一个保持时间后转变成第二状态，或是令系统管理总线接口107上的数据线由第一状态转变成第二状态后保持第二状态一个保持时间。此第一向传输电路201又包括第一比较子电路203、第一开关205、第二开关207以及延时子电路209。第一比较子电路203与I2C总线接口103相连，其根据I2C总线接口103的电位输出控制信号。本实施例中第一比较子电路203包括第一电阻R1以及第一比较器U1。第一电阻R1一端连接I2C总线接口103，其另一端连接第一开关205。第一比较器U1具有第一输入端、第二输入端及输出端，第一输入端连接至第一电阻R1的一端，第二输入端连接至第一电阻R1的另一端，输出端连接至第一开关205。第一开关205设置于第一器件101向第二器件105传输数据的路径上，第一开关205接收第一比较子电路203输出的控制信号并根据控制信号控制其截止与闭合状态。本实施例中第一开关205为第一三态缓冲器U3，其输入端及输出端设置于第一器件101到第二器件105的数据传输路径上，且其控制端与第一比较器U1的输出端相连。第二开关207设置于第一器件101向第二器件105传输数据的路径上，第二开关207接收第一比较子电路203输出的控制信号并根据控制信号控制其截止与闭合状态。本实施例中第二开关207为第二三态缓冲器U4，其输入端及输出端设置于第一器件101到第二器件105的数据传输路径上，且其控制端与第一比较器的输出端相连。延时子电路209连接于第一开关205及第二开关207之间，用以当第一器件101到第二器件105之间的数据传输路径导通时，提供令系统管理总线接口107上的数据线保持第一状态或第二状态的一个保持时间。本实施例中延时子电路209包括延时电阻R4以及电容C1。延时电阻R4的一端连接于第一三态缓冲器U3的输出端，其另一端连接于第二三态缓冲器U4的输入端。电容C1的一端连接于第二三态缓冲器U4的输入端，其另一端接地。第二向传输电路211用以实现第二器件105向第一器件101数据的传输。此第二向传输电路211又包括第二比较子电路213以及第三开关215。第二比较子电路213与系统管理总线接口107相连，其根据系统管理总线接口107的电位输出控制信号。本实施例第二比较子电路213包括第二电阻R2以及第二比较器U2。第二电阻R2的一端连接系统管理总线接口，其另一端连接第二三态缓冲器U4的输出端。第二比较器U2具有第一输入端、第二输入端及输出端，第一输入端连接至第二电阻R2的一端，第二输入端连接至第二电阻R2的另一端，输出端连接至第三开关215。第三开关215设置于第二器件105向第一器件101传输数据的路径上，其接收第二比较子电路213输出的控制信号并根据控制信号控制其截止与闭合状态。本实施例中第三开关215为第三三态缓冲器U5，其输入端及输出端设置于第二器件105到第一器件101的数据传输路径上，其控制端连接于第二比较器U2的输出端。

在时序缓冲装置109工作时，当第一器件101第二器件105发送数据时，第一器件101拉低I2C总线接口103的电位时，电流I1为正，因此第一比较器U1输出正信号。第一三态缓冲器U3与第二三态缓冲器U4接收到第一比较器U1输出正信号后导通第一器件101到第二器件105的数据传输路径。此时在第二三态缓冲器U4的输入端由于延时电阻R4与电容C1的延迟作用，可以实现高电位向低电位转换时的延迟，该延迟时间T为延时电阻R4值与电容C1值乘积的一个倍数。并且，可以根据不同的数据保持时间，调整电容C1的容值或更换电容，从而达到调整延迟时间的目的。当第二器件105向第一器件101发送数据时，第二器件105拉低系统管理总线接口107的电位，电流I2为正，因此第二比较器U2输出正信号。第三三态缓冲器U5接收到第二比较器U2输出的正信号后导通第二器件105到第一器件101的数据传输路径，实现数据的双向传输。

请参见图3，其为应用本发明一种时序缓冲装置的I2C总线向系统管理总线传输数据时的波形图。

第一器件通过内部I2C总线(Internal I2C)输出数据，其中I2C总线的时脉信号301与数据信号303之间的保持时间为15纳秒。通过接入本发明的时序缓冲装置后，系统管理总线上的数据信号307与时脉信号305之间的保持时间扩展为380纳秒，满足了采用系统管理总线的第二器件对数据保持时间的要求。并且，也不会出现因电容与信号的反射作用而使得时脉时脉信号与数据信号产生谐波干扰的情况。

综上所述，通过将本发明的时序缓冲装置连接到采用I2C总线的第一器件与采用系统管理总线的第二器件之间，可以使I2C总线在传输数据时获得一个延迟时间，从而满足系统管理总线对数据保持时间的要求。并且，采用本发明的相容I2C总线与系统管理总线的架构通过对输入与输出总线的隔离，可以避免电容与信号反射作用，使得时脉线与数据线的下降沿不会产生谐波干扰，避免了单纯外接电容对信号边缘品质的负面影响。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims (14)

1.一种相容I2C总线与系统管理总线的架构，包括：

一第一器件，具有一I2C总线接口；

一第二器件，具有一系统管理总线接口；以及

一时序缓冲装置，连接于该I2C总线接口与该系统管理总线接口之间，该时序缓冲装置包括：

一第一向传输电路，用以当该第一器件驱动该I2C总线接口上的数据线，使其由一第一状态转变成一第二状态时，令该系统管理总线接口上的数据线保持该第一状态一保持时间后转变成该第二状态与令该系统管理总线接口上的数据线由该第一状态转变成该第二状态后保持该第二状态该保持时间二者择一，该第一向传输电路包括：一第一比较子电路，与该I2C总线接口相连，其根据该I2C总线接口的电位输出一第一控制信号；一第一开关，设置于该第一器件向该第二器件传输数据的路径上，该第一开关接收该第一比较子电路输出的该第一控制信号并根据该第一控制信号控制其截止与闭合状态；一第二开关，设置于该第一器件向该第二器件传输数据的路径上，该第二开关接收该第一比较子电路输出的该第一控制信号并根据该第一控制信号控制其截止与闭合状态；以及一延时子电路，连接于该第一开关及该第二开关之间，用以当该第一器件到该第二器件之间的数据传输路径导通时，提供令该系统管理总线接口上的数据线保持该第一状态或该第二状态的该保持时间；

一第二向传输电路，用以实现该第二器件向该第一器件数据的传输，该第二向传输电路包括：一第二比较子电路，与该系统管理总线接口相连，其根据该系统管理总线接口的电位输出一第二控制信号；以及一第三开关，设置于该第二器件向该第一器件传输数据的路径上，其接收该第二比较子电路输出的该第二控制信号并根据该第二控制信号控制其截止与闭合状态。

2.如权利要求1所述的相容I2C总线与系统管理总线的架构，其特征在于，该第一开关为一第一三态缓冲器，其输入端及输出端设置于该第一器件到该第二器件的数据传输路径上，且其控制端与该第一比较子电路相连。

3.如权利要求1所述的相容I2C总线与系统管理总线的架构，其特征在于，该第二开关为一第二三态缓冲器，其输入端及输出端设置于该第一器件到该第二器件的数据传输路径上，且其控制端与该第一比较子电路相连。

4.如权利要求1所述的相容I2C总线与系统管理总线的架构，其特征在于，该延时子电路包括：

一延时电阻，其连接于该第一开关与该第二开关之间；以及

一电容，其一端连接到该延时电阻与该第二开关连接的一端，其另一端接地。

5.如权利要求1所述的相容I2C总线与系统管理总线的架构，其特征在于，该第一比较子电路包括：

一第一电阻，其一端连接该I2C总线接口，其另一端连接该第一开关；以及

一第一比较器，具有第一输入端、第二输入端及输出端，第一输入端连接至该第一电阻的一端，第二输入端连接至该第一电阻的另一端，输出端连接至该第一开关。

6.如权利要求1所述的相容I2C总线与系统管理总线的架构，其特征在于，该第三开关为一第三三态缓冲器，其输入端及输出端设置于该第二器件到该第一器件的数据传输路径上，其控制端连接于该第二比较子电路。

7.如权利要求1所述的相容I2C总线与系统管理总线的架构，其特征在于，该第二比较子电路包括：

一第二电阻，其一端连接该系统管理总线接口，其另一端连接该第二开关；以及

一第二比较器，具有第一输入端、第二输入端及输出端，第一输入端连接至该第二电阻的一端，第二输入端连接至该第二电阻的另一端，输出端连接至该第三开关。

8.一种时序缓冲装置，连接于一第一器件的一I2C总线接口以及一第二器件的一系统管理总线接口之间，该时序缓冲装置包括：

一第一向传输电路，用以当该第一器件驱动该I2C总线接口上的数据线，使其由一第一状态转变成一第二状态时，令该系统管理总线接口上的数据线保持该第一状态一保持时间后转变成该第二状态与令该系统管理总线接口上的数据线由该第一状态转变成该第二状态后保持该第二状态该保持时间二者择一，该第一向传输电路包括：

一第一比较子电路，与该I2C总线接口相连，其根据该I2C总线接口的电位输出一第一控制信号；

一第一开关，设置于该第一器件向该第二器件传输数据的路径上，该第一开关接收该第一比较子电路输出的该第一控制信号并根据该第一控制信号控制其截止与闭合状态；

一第二开关，设置于该第一器件向该第二器件传输数据的路径上，该第二开关接收该第一比较子电路输出的该第一控制信号并根据该第一控制信号控制其截止与闭合状态；以及

一延时子电路，连接于该第一开关及该第二开关之间，用以当该第一器件到该第二器件之间的数据传输路径导通时，提供令该系统管理总线接口上的数据线保持该第一状态或该第二状态的该保持时间；

一第二向传输电路，用以实现该第二器件向该第一器件数据的传输，该第二向传输电路包括：

一第二比较子电路，与该系统管理总线接口相连，其根据该系统管理总线接口的电位输出一第二控制信号；以及

一第三开关，设置于该第二器件向该第一器件传输数据的路径上，其接收该第二比较子电路输出的该第二控制信号并根据该第二控制信号控制其截止与闭合状态。

9.如权利要求8所述的时序缓冲装置，其特征在于，该第一开关为一第一三态缓冲器，其输入端及输出端设置于该第一器件到该第二器件的数据传输路径上，且其控制端与该第一比较子电路相连。

10.如权利要求8所述的时序缓冲装置，其特征在于，该第二开关为一第二三态缓冲器，其输入端及输出端设置于该第一器件到该第二器件的数据传输路径上，且其控制端与该第一比较器子电路相连。

11.如权利要求8所述的时序缓冲装置，其特征在于，该延时子电路包括：

一延时电阻，其连接于该第一开关与该第二开关之间；以及

一电容，其一端连接到该延时电阻与该第二开关连接的一端，其另一端接地。

12.如权利要求8所述的时序缓冲装置，其特征在于，该第一比较子电路包括：

一第一电阻，其一端连接该I2C总线接口，其另一端连接该第一开关；以及

一第一比较器，具有第一输入端、第二输入端及输出端，第一输入端连接至该第一电阻的一端，第二输入端连接至该第一电阻的另一端，输出端连接至该第一开关。

13.如权利要求8所述的时序缓冲装置，其特征在于，该第三开关为一第三三态缓冲器，其输入端及输出端设置于该第二器件到该第一器件的数据传输路径上，其控制端连接于该第二比较子电路。

14.如权利要求8所述的时序缓冲装置，其特征在于，该第二比较子电路包括：

一第二电阻，其一端连接该系统管理总线接口，其另一端连接该第二开关；以及

一第二比较器，具有第一输入端、第二输入端及输出端，第一输入端连接至该第二电阻的一端，第二输入端连接至该第二电阻的另一端，输出端连接至该第三开关。

Images